国家自然科学基金(90407009)
- 作品数：25 被引量：60H指数：4
- 相关作者：杨军胡晨景为平时龙兴姚国良更多>>
- 相关机构：东南大学南通大学华东师范大学更多>>
- 发文基金：国家自然科学基金国家高技术研究发展计划江苏省高技术研究计划项目更多>>
- 相关领域：电子电信自动化与计算机技术电气工程更多>>
- 基于物理α指数MOSFET模型的SRAM存储体单元优化被引量：1
- 2007年
- 存储体单元是静态随机存储器(SRAM)最基本、最重要的组成部分,它在改善系统性能、提高芯片可靠性、降低成本与功耗等方面都起到了积极的作用。该文采用物理α指数MOSFET模型建立了与SRAM存储体单元相关的功耗,延迟的性能模型,并结合存储体单元面积模型以及可靠性分析,提出了一种存储体单元结构优化方法。实验结果表明采用此优化方法得出的存储体单元结构降低了功耗,访问时间以及面积,与仿真结果相比误差小于10%,实验仿真结果证明了性能模型和优化方法的有效性和正确性。
- 顾明杨军
- Garfield系列SoC芯片可测性设计与测试被引量：5
- 2009年
- 随着生产工艺的进步和芯片复杂度的增加,SoC芯片的测试问题显得越来越重要,传统的测试方法已不能满足现在的设计要求。文章介绍了基于130nm工艺的Garfield芯片可测性设计,包括边界扫描测试、存储器内建自测试、全速扫描测试和参数测试;分析了全速测试时钟的生成和测试压缩电路的实现。实验结果表明,该方案的故障覆盖率和压缩效率最高可达到97.39%和30%,符合工程应用要求。
- 蔡志匡黄凯黄丹丹时龙兴
- 关键词：可测性设计内建自测试SOC
- 无线网络中带宽估计和TCP拥塞的控制方法被引量：2
- 2008年
- 分析了TCP Westwood在多数据流连接情况下影响带宽测量准确性的因素,由此提出了对ACK确认包的返回时间间隔求平均值的方法,以消除数据包突发传输引起的带宽测量误差,从而改进了TCP Westwood算法中的带宽测量的准确性.同时采用瓶颈链路缓冲区长度为参数将TCP Westwood拥塞避免阶段分成两个子阶段进行控制,使改进后的TCP发送过程能更长时间停留在接近网络最大容量的状态,提高了吞吐率.基于ns2的仿真实验验证了改进后TCP算法的有效性.
- 姚国良胡晨
- 关键词：TCP带宽估计误码率
- 最小相关度的多捕获(Multi-capture)扫描测试结构
- 2006年
- 为了压缩测试向量并降低芯片测试成本,本文提出了一种新的基于最小相关度扫描链的多捕获(Multi-capture)测试结构。通过构建具有最小相关度扫描链,使得多捕获测试在保证高故障覆盖率的同时降低所需ATE的存储容量。本文还提出了一种面向最小相关度多捕获结构的测试向量生成算法。采用ISCAS’89基准电路的实验结果表明本文提出的结构和算法可以获得最高近90%的测试压缩比(大电路)。
- 凌明杨军桑伟伟
- 关键词：扫描链
- C高层建模设计MPEG-4解码SoC芯片
- 2007年
- 本文针对ARM946-S运用软硬件协同设计方法设计了一款低成本的MPEG-4解码系统芯片(SoC)。为了缩短验证时间和提高验证充分性,本文采用了基于C参考模型的验证方法。仿真结果表明芯片性能提升明显,针对MPEG-4 Simple Profile L3 Level最坏情况需130MHz就能实时解码。
- 宋锋
- 关键词：MPEG-4SOC软硬件协同设计
- 一种协同验证环境与协同设计方法
- 2007年
- 基于C仿真策略建立了一种新的SoC软/硬件协同验证环境.利用此验证环境,针对计算密集型应用,提出了一种低成本的软/硬件协同设计方法.针对协同设计中最重要的验证问题,采用层次化的验证方法,在模块级使用基于C参考模型的验证策略,在系统级使用基于改进C仿真的协同验证.以一款低成本的MPEG-4解码系统芯片设计为例说明了这一方法的有效性.
- 高谷刚时龙兴杨军
- 关键词：协同设计C/C++
- 嵌入式处理器中写缓冲电路的设计
- 2007年
- 为了减少CPU对主存进行写操作时的等待时间,提高嵌入式系统的整体效率,设计了一款含有8个数据缓冲槽和4个地址缓冲槽的写缓冲。该写缓冲采用特殊的移位控制电路和附加的标志位,实现数据、地址的自动移位和映射功能。利用HSIM仿真工具对电路进行了仿真和验证,结果表明,该写缓冲能正确快速地实现数据与地址的先进先出(FIFO)功能,有效地减少了CPU的等待时间,提高了系统的整体效率。
- 洪俊峰张启晨杨军
- 关键词：嵌入式处理器
- 一种用于时钟产生的低功耗电荷泵锁相环设计被引量：4
- 2006年
- 设计了一种用于时钟产生的电荷泵锁相环(CPPLL),其压控振荡器(VCO)采用了新颖的带电流补偿的电流减法器结构。采用Charted2.5V、0.25μmCMOS工艺,整个芯片的面积为300μm×400μm,VCO输出频率范围为55MHz～322MHz。整个电路功耗低,VCO输出频率为240MHz时,功耗为6mW。Hspice仿真结果表明,VCO输出时钟为96MHz时,峰峰值抖动为320ps。
- 彭娟杨军陆生礼
- 关键词：电荷泵锁相环VCO
- 高性能定点DSP位处理单元(BMU)设计
- 2007年
- 位处理单元(BMU)是定点数字信号处理器(DSP)中主要的运算单元。数字信号处理器要做大量的位处理的运算,因此该单元的设计极大地影响着DSP的性能。用全定制的方法设计用于定点DSP的位处理单元。该电路具有逻辑/算术移位、指数提取、归一化等功能,有效地解决了定点DSP的浮点运算功能。该BMU在CSMC 0.5μm CMOS工艺下实现,一共包含4 527个晶体管,资源消耗较少,在5 V工作电压下,工作速度达到了114 MHz,符合高性能DSP的要求。
- 陈云鹰胡晨张其
- 关键词：定点DSP归一化
- 蚂蚁算法在SRAM层次化划分中的应用被引量：1
- 2007年
- 片上静态随机存储器(SRAM)是系统级芯片(SoC)中的重要组成部分,其中SRAM层次化划分直接影响SoC芯片的速度、功耗和面积等性能.该文以蚂蚁算法为基础,较好地解决了SRAM层次化划分问题,并通过实验仿真证明了该算法的良好性能.
- 顾明杨军张启晨高谷刚
- 关键词：静态随机存储器蚂蚁算法
