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国家自然科学基金(61070036)

作品数：15 被引量：12H指数：2
相关作者：郭阳谢伦国鲁建壮陈书明刘胜更多>>
相关机构：国防科学技术大学西安通信学院更多>>
发文基金：国家自然科学基金国家高技术研究发展计划国家科技重大专项更多>>
相关领域：自动化与计算机技术电子电信建筑科学更多>>

文献类型

  • 10篇期刊文章
  • 2篇会议论文

领域

  • 9篇自动化与计算...
  • 4篇电子电信

主题

  • 2篇上网
  • 2篇体系结构
  • 2篇片上网络
  • 2篇网络
  • 2篇SIMD
  • 2篇处理器
  • 2篇高性能
  • 1篇低功耗
  • 1篇电路
  • 1篇调度
  • 1篇定时器
  • 1篇多模分频器
  • 1篇多模式
  • 1篇信号
  • 1篇信号采样
  • 1篇增强型
  • 1篇数字电路
  • 1篇切片
  • 1篇微片
  • 1篇微体系结构

机构

  • 11篇国防科学技术...
  • 1篇西安通信学院

作者

  • 3篇郭阳
  • 2篇吴虎成
  • 2篇刘胜
  • 2篇谢伦国
  • 2篇刘宗林
  • 2篇陈书明
  • 2篇杨焕荣
  • 2篇李勇
  • 1篇侯申
  • 1篇陈小文
  • 1篇马卓
  • 1篇鲁建壮
  • 1篇谷会涛
  • 1篇陈延仓
  • 1篇陈胜刚
  • 1篇刘仲
  • 1篇李晨
  • 1篇王耀华
  • 1篇陈吉华
  • 1篇胡封林

传媒

  • 3篇微电子学与计...
  • 2篇计算机学报
  • 1篇计算机研究与...
  • 1篇国防科技大学...
  • 1篇计算机应用
  • 1篇计算机工程与...
  • 1篇计算机工程与...
  • 1篇第十七届计算...

年份

  • 1篇2015
  • 3篇2014
  • 1篇2013
  • 2篇2012
  • 5篇2011
共 15 条 记 录，以下是 1-10
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排序方式：
片上网络延时差异对存储系统公平性的影响及对策被引量：2
2011年
研究了在基于片上网络(Network on Chip,NoC)结构的单芯片多处理器(Chip Multiple Processors,CMPs)中,访存请求的NoC延时差异对存储系统的公平性带来的影响.针对该问题进行了理论分析、抽象,并构建试验模型,从网络规模、报文比例等4个方面对造成访存请求的NoC延时差异的原因进行了讨论.最后提出了一种基于片上网络延时的存储器访问调度方法(Scheduling Based on NoC Latency,SBNL),与传统的方法相比,能够将NoC延时差异对访存请求公平性的影响降低20%左右,并带来15.7%的执行效率提升.
刘胜陈书明尹亚明陈胜刚谷会涛陈小文王耀华
关键词：片上网络调度
可伸缩增强型DSP定时器的设计与实现
2014年
针对高性能多核DSP的需求,设计一种计数宽度和时钟输入可伸缩且功能增强型的定时器,实现定时器不同数据宽度在多种模式下的计数和定时功能。通过对两个32位计数寄存器的组合与分拆,形成多种定时器模式,满足DSP对定时器多种不同功能的要求,提高计数效率;设计实现定时器的看门狗和事件触发功能。实验结果表明,该定时器具有可伸缩、功能强、功耗低等特点。
李晨吴虎成郭阳
关键词：定时器可伸缩多模式看门狗
面向星形拓扑片上网络的高性能切片路由器结构被引量：1
2012年
由于具有很好的规整性,mesh成为目前最常用的片上网络拓扑结构.然而mesh有两大缺陷:饱和吞吐量随着网络规模增加而显著降低;结点间的距离由结点的位置确定,极不均衡.提出一种面向星形拓扑的25端口切片路由器结构.它包含5个切片和5个接口部件.与传统的5×5mesh结构相比,基于该路由器的星形拓扑片上网络的面积开销降低51%,单微片报文的平均延时降低约40%,饱和注入率高达0.88,而5×5mesh的饱和注入率仅为0.67.因此,该路由器具有低开销、低延时和高吞吐量等优点.
陈延仓谢伦国
关键词：片上网络切片微片
A Novel Dynamic SIMD-chain
Traditional data parallel SIMD-architectures are limited to executing applications that are largely free of da...
Hui YangShan WuShu-Ming Chen
SerDes技术中高速串行信号采样原理与实现
2015年
在接收端对高速信号的采样处理是SerDes技术中的核心技术之一.基于采样原理,提出并构建数字采样模型,并给出了解决此类问题的一般方法.作为一个应用实例,采用8相,且每相邻两相相差45度的采样时钟,对12.5Gb/s的8B/10B编码的高速串行数据进行采样处理.硬件上,高速串行信号采样电路采用了5级锁存栈,其中两级钟控敏感放大器(CSA)级联,一级CTOL数据双端转单端锁存器,一级CMOS同步D型锁存器进行相位调整,一级CMOS同步D型锁存器.5级锁存栈较好地实现了对高速串行信号的采样,经模拟验证,电路正确地采样了输入信号,其结果无漏无重,完全正确.
胡封林刘宗林陈海燕陈吉华
关键词：采样CDRCMOS
6GHz新型高速低功耗分频器被引量：1
2011年
高速数字分频器在基于锁相环的时钟产生电路中具有广泛的应用.在典型D触发器的基础上,文中提出了一种可响应6GHz输入时钟的改进型二分频结构,并实现了2～256连续分频的新型吞脉冲多模分频器.新型分频器结构简单并且不需要双模预分频单元,功耗和面积开销大幅度的降低.基于65nm CMOS工艺设计实现了该高速分频器,版图后仿真结果表明,分频器功能正确,且工作于6GHz时功耗不大于1.3mW.
左红建郭阳马卓
关键词：多模分频器低功耗高速数字电路
存储级并行与处理器微体系结构
2011年
随着处理器和主存之间性能差距的不断增大,长延迟访存成为影响处理器性能的主要原因之一.存储级并行通过多个访存并行执行减少长延迟访存对处理器性能的影响.文中回顾了存储级并行出现的背景,介绍了存储级并行的概念及其与处理器性能模型之间的关系;分析了限制处理器存储级并行的主要因素;详细综述了提高处理器存储级并行的各种技术,进行了分析比较;最后分析讨论了该领域研究存在的问题和进一步的研究方向.
谢伦国刘德峰
关键词：存储级并行微体系结构检查点
一种基于核心数据区监视的交叉验证方法
2011年
通常商用体系结构模拟器不开源,仿真过程中无法直接获取中间结果。提出了一种基于核心数据区监视的交叉验证方法,可将体系结构模拟器运行过程中核心数据区的变化情况提取出来,用以支持该模拟器与寄存器传输级代码的模拟结果进行交叉比对,快速精确定位两者的执行差异,提高验证人员的查错效率。实验分析和实际应用表明,本方法比传统方法可将查错效率提高一个数量级以上。
刘胜杨焕荣陈书明李勇侯申
关键词：查错
VLIW处理器循环指令缓冲器设计与实现
2014年
数字信号处理软件中循环程序在执行时间上占有很大比例,用指令缓冲器暂存循环代码可以减少程序存储器的访问次数,提高处理器性能。在VLIW处理器指令流水线中增加一个支持循环指令的缓冲器,该缓冲器能够缓存循环程序指令,并以软件流水的形式向功能部件派发循环程序指令。这样循环程序代码只需访存一次而执行多次,大大减少了访存次数。在循环指令运行期间,缓冲器发出信号使程序存储器进入睡眠状态可以降低处理器功耗。典型的应用程序测试表明,使用了循环缓冲后,取指流水线空闲率可达90%以上,处理器整体性能提高10%左右,而循环缓冲的硬件面积开销大约占取指流水线的9%。
李勇胡慧俐杨焕荣
高性能SIMD乘法阵列体系结构
2014年
描述了一种新型的高性能高能效SIMD乘法阵列的结构.该乘法阵列支持同时执行1个64位乘法,4个32位乘法或16个16位有符号/无符号乘法.通过修改乘法算法实现结构,提高了乘加单元的面积复用度,在较小的面积和性能开销下实现了上述功能.并引入了"溢出补偿技术"解决了复数矩阵乘法运算的判溢出问题.通过牺牲非关键路径上短位宽乘法性能,提高关键路径上高位宽乘法性能.所述结构与文献[1]中乘法簇结构相比,64位乘法延时减少3.65%,面积降低3.92%,功耗提高5.71%.
吴虎成刘洋徐瑞刘建平
关键词：BOOTH编码复数乘法
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