国家高技术研究发展计划(2001AA111100)
- 作品数：18 被引量：185H指数：8
- 相关作者：李晓维李华伟尹志刚沈理唐志敏更多>>
- 相关机构：中国科学院中国科学技术大学浙江林学院更多>>
- 发文基金：国家高技术研究发展计划国家自然科学基金中国科学院知识创新工程重要方向项目更多>>
- 相关领域：自动化与计算机技术电子电信生物学更多>>
- 基于JTAG标准的边界扫描在通用CPU中的设计被引量：4
- 2004年
- 剖析了JTAG标准的精髓,分析了其组成﹑功能与时序控制等关键技术,结合一款通用CPU的具体要求,给出了一种实现JTAG结构的具体方法,并介绍了其功能测试的方法。
- 鲁巍杨修涛李晓维
- 关键词：可测性设计
- 可测试性设计技术在一款通用CPU芯片中的应用被引量：9
- 2002年
- 可测试性设计(Design-For-Testability,简称DFT)是芯片设计的重要环节,它通过在芯片原始设计中插入各种用于提高芯片可测试性的硬件逻辑,从而使芯片变得容易测试,大幅度节省芯片测试的成本。文中介绍了在一款通用CPU芯片的设计过程中,为提高芯片的易测性而采取的各种可测试性设计技术,主要包括扫描设计(ScanDesign)、存储器内建自测试(Build-in-self-test,简称BIST)以及与IEEE1149.1标准兼容的边界扫描设计(BoundaryScanDesign,简称BSD)等技术。这些技术的使用为该芯片提供了方便可靠的测试方案。
- 李华伟李晓维尹志刚吕涛何蓉晖
- 关键词：可测试性设计CPU芯片
- 软件测试方法在高级测试中的一例应用
- 本文从硬件描述语言（Hardware Description Language,HDL）和软件程序语言的相似性出发,给出一个寄存器传输级测试生成方法．首先为Verilog描述的电路建立对应的内部层次模型;其次运用分支覆盖...
- 高燕沈理
- 关键词：硬件描述语言寄存器传输级VERILOG
- 文献传递
- VLSI芯片的可测试性、可调试性、可制造性和可维护性设计被引量：8
- 2003年
- CMOS器件进入深亚微米阶段,VLSI集成电路(IC)继续向高集成度、高速度、低功耗发展,使得IC在制造、设计、封装、测试上都面临新的挑战。测试已从IC设计流程的后端移至前端,VLSI芯片可测试性设计已成为IC设计中必不可少的一部分。本文介绍近几年来VLSI芯片可测试性设计的趋势,提出广义可测试性设计(TDMS技术)概念,即可测试性、可调试性、可制造性和可维护性设计,并对可调试性设计方法学和广义可测试性设计的系统化方法作了简单介绍。
- 沈理
- 关键词：VLSI芯片可测试性可制造性可维护性超大规模集成电路
- 提取不可满足问题核
- 自动测试产生技术,以及形式验证中的模型检验,等价性检验中的很多关键问题可以借助可满足问题得到有效的解决,本文研究了提取不可满足问题核的算法问题,并对目前存在的识别极小不可满足问题以及提取不可满足问题核的各种算法进行了回顾...
- 邵明李光辉李晓维
- 文献传递
- Verilog RTL模型被引量：5
- 2002年
- VLSI集成电路芯片测试技术正在向高层次测试推进 .针对Verilog硬件描述语言 ,提出了一种在寄存器传输级 (registertransferlevel,RTL)上的电路模型VRM .该模型着重于实际应用 ,可输出文本格式文件 ,便于开发实用的RTL级故障模拟和RTL级测试生成等软件 .基于该模型 ,还实现了一个简单的RTL逻辑模拟程序以验证VRM模型的可行性 .
- 沈理
- 关键词：VERILOG硬件描述语言逻辑模拟集成电路芯片芯片测试
- 一种面向测试的RTL行为抽象与蕴含方法被引量：1
- 2002年
- 针对寄存器传输级 (registertransferlevel,RTL)行为的抽象 ,提出了一种层次化的带条件的表示 .这种抽象的行为是面向测试的 ,它不仅表达简单 ,而且能很方便地进行蕴含操作 .通过抽象 ,电路可以规范为行为集 ,并代替电路本身进行功能测试向量的生成 .在测试生成过程中 ,大量地应用蕴含操作可以使其中的行为得到简化 ,并极大地提高了系统的效率 .
- 尹志刚李华伟李晓维
- 关键词：寄存器传输级测试向量集成电路芯片测试
- 一款通用CPU的存储器内建自测试设计被引量：11
- 2002年
- 存储器内建自测试 (memorybuilt-inself-test,MBIST)是一种有效的测试嵌入式存储器的方法 .在一款通用CPU芯片的可测性设计 (design -for-testability ,DFT)中 ,MBIST作为cache和TLB的存储器测试解决方案被采用 ,以简化对布局分散、大小不同的双端口SRAM的测试 .5个独立的BIST控制器在同一外部信号BistMode的控制下并行工作 ,测试结果由扫描链输出 ,使得测试时间和芯片引脚开销都降到最小 .所采用的march 13n算法确保了对固定型故障、跳变故障、地址译码故障和读写电路的开路故障均达到 10 0 %的故障覆盖率 .
- 何蓉晖李华伟李晓维宫云战
- 关键词：存储器内建自测试MARCH算法可测性设计超大规模集成电路IP核
- RTL集成电路的时序深度
- 2002年
- 在高层次测试生成中 ,为了更好地利用高层次电路的结构信息 ,以Verilog硬件描述语言描述的电路为研究对象 ,提出寄存器传输级 (RTL)集成电路的静态时序深度和动态时序深度概念 .从静态、动态两方面出发度量语句的执行效果和程序运行的时序关系 ,并结合实例分析了二者在高层次测试生成中的应用 .高层次行为信息的提取也将为高层次设计和验证提供方便 .
- 高燕沈理
- 关键词：硬件描述语言芯片设计
- 龙芯1号处理器结构设计被引量：71
- 2003年
- 首先介绍了龙芯处理器的研制背景及其技术路线 .分析了龙芯处理器坚持高性能定位、稳扎稳打的设计策略以及兼容主流处理器的原因 ,并指出在目前达到与国外相同主频的客观条件不具备的情况下 ,应走通过优化处理器结构来提高性能的道路 ,并以处理器结构技术的突破为根本 .然后介绍了龙芯 1号处理器的体系结构设计 ,包括基于操作队列复用的动态流水线设计、在乱序执行的情况下实现精确例外处理、取指与转移控制结构、存储管理以及针对缓冲区溢出攻击的系统安全设计等等 .测试表明龙芯 1号处理器的指令流水线效率高 ,其安全设计能有效防范使用缓冲区溢出技术进行的网络攻击 .但龙芯 1号处理器的Cache过小 。
- 胡伟武唐志敏
- 关键词：性能分析计算机微处理器
