航天支撑技术基金(200511)
- 作品数：2 被引量：5H指数：2
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- 一种基于矩阵分裂的QC-LDPC码Log-BP译码方法被引量：4
- 2008年
- 针对高码率的准循环低密度奇偶校验码(QC-LDPC)提出了一种新的高效的log-BP部分并行译码结构,它通过矩阵分裂,将原监督矩阵分裂成多个小的矩阵,使原本的校验节点更新运算被拆分成多次处理,有效地降低了BP迭代运算的复杂度;通过组织不同小矩阵校验节点更新运算与变量节点更新运算的先后顺序,可以使不同小矩阵的校验节点更新运算与变量节点更新运算同时进行,从而提高译码器的译码速率。该方法既适用于非规则码,也适用于规则码。实验结果表明,与现有的log-BP译码方法相比,在相同的码速率下,校验节点更新单元(CNU)与变量节点更新单元(VNU)规模总量减小1/3;在相同的硬件资源下,译码速率提高1/3,另外该方法使CNU与VNU结构趋于对称,有利于设置更少的流水线级数,获得更好的时钟性能。
- 赵岭张晓林
- 关键词：通信传输技术矩阵分裂BP译码现场可编程逻辑阵列
- 一种准循环低密度校验码部分并行编码结构设计被引量：2
- 2009年
- 为了满足在一个系统中使用多码率低密度奇偶校验(LDPC)码字的需求,设计了一个多码率准循环LDPC(QC-LDPC)码编码器;按照功能,将编码器分成输入缓存单元(ISU)、生成矩阵存储单元(GMSU)、矩阵乘法运算单元(MMU)以及输出缓存单元(OSU)4个主要组成部分;通过使用多个小块存储器组合的方式设计ISU可以使无效存储空间降到最低;通过分析各种码率生成矩阵特点,将矩阵进行分割,从而将各种码率生成矩阵所需要的信息存储在若干个存储单元中;MMU用于完成信息位与矩阵的乘法与求和运算,运算单元的数目和GMSU的数目相等;OSU中包括两个存储器,采用乒乓操作,以提高编码速率。通过管脚的选择,此编码器支持0.4,0.6以及0.8码率3种编码模式。最后用Altera公司的现场可编程门阵列(FPGA)EP1S801508C7对编码器进行了实现。结果显示此编码器仅耗费5339个逻辑单元,占FPGA总逻辑单元的7,耗费439296比特的存储器资源,占FPGA总存储器资源的6%。
- 赵岭张晓林
- 关键词：通信传输技术硬件资源低密度奇偶校验码多码率现场可编程门阵列
