国家自然科学基金(90207011)
- 作品数：13 被引量：27H指数：3
- 相关作者：邢座程张民选陈海燕邓让钰曾献君更多>>
- 相关机构：国防科学技术大学湖南广播电视大学重庆大学更多>>
- 发文基金：国家自然科学基金国家高技术研究发展计划国防科技大学预研基金更多>>
- 相关领域：自动化与计算机技术电子电信更多>>
- 基于硬件虚拟接口结构的系统域网络设计
- 2006年
- 提出了一种硬件虚拟接口结构(HVIA),从硬件逻辑设计的角度介绍了一个基于HVIA结构系统域网络(HVIA-Net)的实现关键技术,给出了33MHz、64位PCI环境下实际测试的通信性能,并与同类流行的高性能网络进行了性能比较.最后简要介绍了基于PCI-E总线的系统域网络HVIA-Net-E的实现方案.
- 邢座程张民选谢伦国周兴铭
- 关键词：虚拟接口群机系统
- 面向CPU芯片的验证技术研究被引量：10
- 2007年
- CPU芯片规模大、复杂度高,在芯片设计的不同阶段进行多层次的验证,保证芯片的正确性非常关键。文章探讨了模拟验证、FPGA仿真、形式验证和静态时序分析等验证方法,提出了一种多级验证体系方法,实现CPU芯片的多层次验证,并成功地验证了自行设计的微处理器的正确性和兼容性。
- 胡建国位招勤张旭曾献君
- 关键词：CPUFPGA仿真静态时序分析
- 面向单线程应用的数据预取技术研究
- 2007年
- 多线程处理器的推广受限于应用,目前大部分应用尤其是桌面应用都是单线程程序,不能充分利用多线程处理器提供的多个现场,并行执行以提高速度.使用空闲现场加速单线程应用是目前研究的一个热点,研究主要集中在提高传统串行应用存储访问的效率和分支预测的精度.在基于线程的数据预取方法TDP中,数据预取线程是从主线程的执行踪迹中提取的,它们使用空闲的现场,和主线程并行执行.由于数据预取线程仅仅包括和预取相关的指令,它们比主线程执行要快,可以在主线程需要数据之前,把数据取到离处理器更近的存储层次.基于线程的数据预取方法能够有效地解决传统数据预取方法难以处理的诸多问题,如不规则内存访问模式.研究控制相关对TDP的影响,具体分析使用错误前瞻的数据预取方法:通过在预取线程中加入分支指令,并用它们控制预取线程的执行过程.通过研究发现,在某些情况下即使控制前瞻已经被证实是错误的,继续执行预取线程可以获得更好的预取效果.模拟结果显示,使用错误前瞻可以获得5%的性能提升.
- 欧国东张民选
- 关键词：多线程处理器数据预取
- 高扇入与／或逻辑的设计与实现被引量：2
- 2008年
- 针对高性能浮点乘加部件中的应用需求,全定制设计了高性能52位或门和108位与门。设计中使用HSPICE工具进行电路模拟,模拟时使用CSM 0.13μm最慢工艺参数,电源电压为1.2 V,温度为25℃。根据各种实现方式的电路特性,使用相应的理论上电路最大延时的输入激励进行模拟,输入激励的频率为1.25 GHz,斜率为输入激励周期的10%。输出延时是每个输入周期中输入电压的50%到输出电压的50%之间的时间,最大延时是所有输入数据中的最长延时。根据不同的逻辑类型,设计实现了5种52位或门;选取了静态互补CMOS逻辑、np-CMOS逻辑两种直接实现的108位与门,并选取了多米诺逻辑间接实现方式。对比模拟结果可以得到,全定制设计实现的52位或门和108位与门在速度、功耗和面积方面都具有较优的综合性能。
- 梅林张静波马安国
- 关键词：全定制动态逻辑
- 一种低功耗预比较TLB结构被引量：3
- 2006年
- 介绍了一种低功耗TLB结构。这种结构的思想是基于程序局部性原理,结合Block Buffering[1]技术,并对CAM结构进行改造,提出一种预比较TLB结构,实现低功耗的TLB。并且采用Simplescalar 3.0模拟该TLB结构和几种传统的TLB结构的失效率。通过改进的CACTI3[2]模拟结果显示:提出的TLB结构比FA-TLB平均功耗×延迟降低约85%,比Micro-TLB降低80%,比Victim-TLB降低66%,比Bank-TLB降低66%以上。从而,所提出的TLB结构可以达到降低功耗的目的。
- 侯进永邢座程
- 关键词：TLB低功耗CAMBLOCKBUFFER
- 基于修正LRU的压缩Cache替换策略被引量：4
- 2008年
- 以优化压缩cache的替换策略为目标,提出一种优化的基于修正LRU的压缩cache替换策略MLRU-C。MLRU-C策略能利用压缩cache中额外的tag资源,形成影子tag机制来探测并修正LRU替换策略的错误替换决策,从而优化压缩cache替换策略的性能。实验结果表明,与传统LRU替换策略相比,MLRU-C平均能降低L2压缩cache失效率12.3%。
- 田新华欧国东张民选
- 基于简单常见模式编码(S-FPC)的压缩Cache层次设计
- 2008年
- 本文基于简单常见模式压缩编码设计了一种新颖的片内压缩Cache层次结构。在该结构中,L1数据Cache和L2Cache都以压缩格式保存数据,但具有不同的布局。其中,L1数据Cache的布局能触发部分Cache行预取,同时又能避免普通预取技术可能导致的Cache污染增加以及带宽浪费的现象,而且没有预取缓冲开销。实验结果表明,与传统Cache结构相比,本文的设计方案可以显著增加L1数据Cache和L2Cache的有效容量,并且不会增加L1数据Cache的访存延迟,对L1数据Cache平均能增加33%的有效容量,减少L1数据Cache失效率达21%,程序执行速度提高了13%。
- 田新华张民选
- EDSMT微体系结构研究被引量：4
- 2005年
- 本文提出了一种多线程微处理器微体系结构EDSMT。EDSMT有效结合显示并行指令计算 EPIC和动态同时多线程DSMT技术,通过软、硬件协同的方式充分开发和有效支持多个层次的并行性。EDSMT能够降低硬件设计的复杂性,提高微处理器性能。
- 蒋江邢座程张民选
- 关键词：微处理器微体系结构多线程处理器
- 高性能微处理器TLB的优化设计被引量：3
- 2004年
- 虚拟存储是现代微处理器系统必不可少的存储模式。在虚存模式下,虚拟地址到物理地址的变换是流水线中最频繁的核心服务,容易处于决定处理器时钟周期的关键路径上。为加快虚存的访问,现代高性能微处理器实现了一种硬件地址映射结构:转换后援缓冲器(简称TLB);在分析TLB传统的地址映射机制的基础上,提出了基于虚区域和Cache块标记的预验证技术,结果表明该技术优化了TLB的设计,避免了TLB访问时延成为访存的瓶颈。
- 陈海燕邓让钰邢座程
- 关键词：TLB
- 基于IA64架构的虚拟哈希页表的研究与实现
- 2006年
- 虚拟哈希页表(VHPT)是高性能微处理器系统实现虚拟地址到物理地址的转换映像,是存储管理的关键技术之一。本文在讨论IA64微处理器地址空间的基础上分析了单地址空间(SAS)和多地址空间(MAS)模型的应用需求,研究了长格式、短格式两种页表映射机制,实现了基于这两种格式的64位虚地址空间的哈希地址算法,增强了虚地址转换的性能。模拟结果表明,该设计与IA64架构兼容。
- 陈海燕邓让钰邢座程
