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国家自然科学基金(90207018)

作品数:5 被引量:11H指数:2
相关作者:冯建华李树国孙义和赵建兵王阳元更多>>
相关机构:北京大学清华大学更多>>
发文基金:国家自然科学基金国防科技重点实验室基金更多>>
相关领域:电子电信自动化与计算机技术更多>>

文献类型

  • 5篇中文期刊文章

领域

  • 5篇电子电信
  • 1篇自动化与计算...

主题

  • 2篇可测试性
  • 2篇DDQ
  • 1篇电路
  • 1篇电路测试
  • 1篇英文
  • 1篇阵列
  • 1篇帧内预测
  • 1篇扇出
  • 1篇数据压缩
  • 1篇嵌入式
  • 1篇嵌入式内核
  • 1篇现场可编程
  • 1篇现场可编程门...
  • 1篇门阵列
  • 1篇内核
  • 1篇可编程门阵列
  • 1篇可测试性设计
  • 1篇汇聚
  • 1篇集成电路
  • 1篇哈夫曼

机构

  • 4篇北京大学
  • 2篇清华大学

作者

  • 5篇冯建华
  • 2篇孙义和
  • 2篇李树国
  • 1篇林腾
  • 1篇曹喜信
  • 1篇王阳元
  • 1篇朱忠平
  • 1篇赵建兵
  • 1篇崔小乐
  • 1篇李国亮

传媒

  • 2篇北京大学学报...
  • 1篇计算机研究与...
  • 1篇清华大学学报...
  • 1篇计算机辅助设...

年份

  • 1篇2009
  • 2篇2008
  • 2篇2003
5 条 记 录,以下是 1-5
排序方式:
一种有效评估桥接故障的I_(DDQ)可测试性分析算法被引量:2
2003年
鉴于传统的可测试性分析算法不能处理重汇聚扇出问题,该文提出了一种有效的评估电路桥接故障可测试性的IDDQ可测试性分析算法。这种算法是基于给电路中每个门施加基本矢量集的概率进行的。开始在原始输入端采用单值标记,通过电路分级和从原始输入端传播标记集可识别重汇聚扇出门,然后采用反向蕴含过程计算重汇聚门基本矢量的概率值,进行重汇聚扇出点的评价。实验结果表明这种算法可获得较精确的可测试性分析结果。
冯建华孙义和李树国
关键词:超大规模集成电路电路测试
一种新的面向应用的FPGA测试方法(英文)被引量:4
2009年
提出一种新的面向应用的FPGA测试方法。该方法将FPGA设计配置(DC)抽象成由LUT、非LUT逻辑门、寄存器和互连线所组成的模型,将目标故障集设定为互连线的固定故障(SAFI)和LUT的功能故障(FFL)。提出了两种可选的测试配置(TC)以提高自动测试向量生成(ATPG)工具所得到的SAFI覆盖率,同时给出了可对LUT进行穷举测试的TC以检测FFL。实验结果表明,对于7个最大的ISCAS89基准电路,该方法可得到86.82%~99.16%的SAFI覆盖率和100%的FFL覆盖率。
林腾冯建华赵建兵王阳元
关键词:现场可编程门阵列查找表
基于PTIDR编码的测试数据压缩算法被引量:3
2008年
为减少测试数据存储量,提出一种有效的新型测试数据压缩编码--PTIDR编码,并构建了基于该编码的压缩/解压缩方案.PTIDR编码能够取得比FDR,EFDR,Alternating FDR等编码更高的压缩率,其解码器也较简单、易实现,且能有效地降低硬件开销.与Selective Huff man,CDCR编码相比,PTIDR编码能够得到较高的压缩率面积开销比.特别地,在差分测试集中0的概率满足p≥0.7610时,PTIDR编码能取得比FDR编码更高的压缩率,从而降低芯片测试成本.
李国亮冯建华崔小乐
关键词:测试数据压缩哈夫曼编码
H.264/AVC帧内预测器的VLSI实现被引量:2
2008年
提出了一种帧内预测电路的实现方法,在舍弃了平面预测模式情况下,通过多路选择器选择不同加法路径,和大量共用加法器,以较小代价实现了帧内预测所有剩余的预测模式。在基于SMIC CMOS0.18μm最坏工艺条件下,电路规模仅为4000门,关键路径延迟为5.7ns。
朱忠平冯建华曹喜信
关键词:HVLSI帧内预测
基于嵌入式内核SOC I_(DDQ)可测试设计方法
2003年
由于电路门数增大和晶体管亚阈值电流升高 ,导致电路的静态漏电流不断升高 ,深亚微米工艺SOC(系统芯片 )IC在IDDQ测试的实现方面存在巨大挑战 虽然减小深亚微米工艺亚阈值漏电开发了许多方法 ,如衬底偏置和低温测试 ,但是没有解决因为SOC设计的规模增大引起漏电升高的问题 首先提出了SOC设计规模增大引起高漏电流的可测试性设计概念 然后制定了一系列适合于SOC的IDDQ可测试设计规则
冯建华孙义和李树国
关键词:SOC内核JTAG可测试性设计IDDQ测试
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