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混合模式下详细布局算法的时延优化策略被引量：1: 2014年; 在集成电路物理设计中,布局是提升电路时延性能的关键阶段。对混合单元模式的详细布局采取二段式的时延优化策略,以此提高布局质量。在合法化阶段,代价函数中采用增加时延权重因子的方法来调整单元的移动策略,使单元分布更有利于时延。在优化阶段,对关键路径上单元的位置进行评价,试探性地对这些单元进行位置微调,在减少关键路径时延的同时避免对布局产生大的扰动,进一步优化了时延。实验结果表明,二段式时延优化策略能够在线长代价较小的情况下有效地提升电路性能。; 朱贺李俊福钱旭

高效能FPGA毛刺PUF设计与实现被引量：2: 2017年; 物理不可克隆函数(PUF)因其特有的唯一性和不可克隆性,在诸多硬件安全领域有广泛应用前景.针对仲裁器PUF和环形振荡器PUF硬件资源消耗大的弱点,在毛刺PUF设计架构基础上,充分利用FPGA中双路选择器转换时延和片(Slice)间配置开关矩阵特性,提出一种高资源利用率的毛刺PUF电路设计方法.根据可编程逻辑块(CLB)所含的不同类型Slice分别设计相应的布局布线方案,通过改变双路选择器的输入状态和调整开关矩阵中路径分配的策略控制到达双路选择器的时延差,确保产生的"毛刺"信号具有PUF特性.该方法不仅将单位CLB输出响应最高提升至2比特,还可以做到芯片Slice资源100%利用率.实验结果表明,利用Xilinx公司Virtex-5芯片实现128比特输出,在保持原有的较高唯一性(49.61%)的前提下,错误率降至2.51%;较原有毛刺PUF设计在稳定性、芯片兼容性和硬件资源使用率方面都有显著提升.; 庞子涵周强高文超郭世一钱旭; 关键词：硬件安全

FPGA物理不可克隆函数及其实现技术被引量：10: 2017年; 作为一种重要的硬件安全原语,物理不可克隆函数(PUF)利用集成电路不可控的制造工艺差异生成具有唯一标志的签名数据,以其特有的轻量级和防篡改属性在芯片认证、随机数产生器和密钥生成等硬件安全领域具有极大优势.现场可编程门阵列(FPGA)应用因其对电路设计可自由灵活配置的特点,自身的安全性和可靠性问题越来越受到关注.PUF技术可以从硬件层面为FPGA电路提供有效安全保护,以较少的开销获得更强的抵御安全风险能力.文中系统地分析了基于FPGA PUF的模型和相应的电路结构,总结和分析FPGA PUF电路结构在随机性、稳定性和资源消耗等性能方面的优化策略,FPGA PUF技术的主要检验评价方法以及性能对比;介绍了FPGA PUF在硬件安全领域中的典型应用.最后对FPGA PUF面临的挑战和未来趋势进行了展望.; 庞子涵周强高文超郭世一钱旭; 关键词：FPGA 硬件安全

应用于大规模集成电路非线性布局的二元结群算法被引量：1: 2013年; 针对平面模式下非线性布局算法的设计能力远远跟不上集成电路发展速度的现状,将连接紧密的单元结合作为整体参与布局,提出一种应用于大规模非线性布局的二元结群算法,以减小电路规模和复杂度,进而提高布局算法速度、优化布局算法结果质量.该算法按2个单元之间对内连接度与对外连接度的比值排序,并按比值从大到小对单元进行结群,然后更新网表;如果其中一个单元已经被结群或是它们合并后总面积会大于目标结群面积,则放弃这2个单元的组合.将文中算法嵌入之前实现的平面非线性布局器中,可使运行时间相对于平面模式减少40%,布局结果的质量提高了12%.该布局器详细布局后的结果比当前流行的同样采用结群算法的布局器Capo,FastPlace,Fengshui和mPL5-fast算法分别优化了7%,9%,7%和5%,显示了其有效性和高效性.; 高文超周强钱旭蔡懿慈; 关键词：多层结构大规模集成电路

矩形Steiner最小树布线灵活度被引量：2: 2014年; 矩形Steiner最小树(RSMT)的布线灵活度影响其结构变形能力,直接影响芯片布线的收敛性.文中从树边形态、结构固有变形和拓扑变形3方面对线网的RSMT的布线灵活度进行刻画,给出了更能反映RSMT结构变形能力的计算模型.针对布线灵活度的"瓶颈"问题,提出了拥挤驱动的RSMT布线灵活度挖掘算法:根据树形的最短布线路径布线可能情况,定义了树边的布线灵活度;进而考虑RSMT结构中所有树边布线灵活度的组合情况和RSMT拓扑的变形性,得到RSMT布线灵活度.实验结果表明:将计算模型应用到拥挤驱动的RSMT布线灵活度挖掘算法,良好地改善了布线拥挤;将该挖掘算法应用到FastRoute4.1总体布线算法中,能够缩短14%的运行时间.; 马坤齐子阳周强蔡懿慈; 关键词：总体布线

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国家自然科学基金(61176035)