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国家高技术研究发展计划(2011AA010403): 作品数：17 被引量：18H指数：3; 相关作者：张锋赵建中李优邓宁周玉梅更多>>; 相关机构：中国科学院微电子研究所湖南大学清华大学更多>>; 发文基金：国家高技术研究发展计划国家自然科学基金国家科技重大专项更多>>; 相关领域：电子电信自动化与计算机技术更多>>

基于SOI CMOS工艺的LVDS驱动器设计被引量：1: 2014年; 基于绝缘体硅(SOI)0.35μm工艺实现了一款满足IEEE 1596.3和ANSI/TIA/EIA-644工业标准的低压差分信号(LVDS)驱动器芯片。全芯片分为预驱动模块、输出驱动模块、共模反馈模块、使能模块和偏置模块。提出了一种具有低输入电容输出驱动模块电路结构,经仿真验证可有效降低LVDS预驱动模块30%的功耗,同时降低29%的信号延时。芯片利用共模反馈机制控制输出信号的共模电平范围,通过环路补偿保证共模反馈电路的环路稳定性。芯片使用3.3 V供电电压,经Spice仿真并流片测试,输出信号共模电平1.23 V,差分输出电压347 mV,在400 Mbit/s数据传输速率下单路动态功耗为22 mW。; 卜山周玉梅赵建中刘海南; 关键词：共模反馈

基于高速串行接口的m序列采样特性研究与应用被引量：1: 2015年; m序列由于具有良好的伪随机特性在无线通信、保密通信、码分多址通信(CDMA)中应用十分广泛。通过对m序列采样性质的深入研究,发现当n级m序列的采样频率为f/(2i)时,其采样序列与原序列平移等价,并把这个特性作为采样定理的推论。利用有限域理论和m序列的采样定理证明了它们的本原多项式一致,并利用Model Sim和MATLAB依据m序列串行生成算法分别验证了该推论的正确性。该采样特性应用到高速串行通信芯片的测试中,可以减少测试平台对时钟频率的限制,显著提高测试效率。; 虞鑫栋赵建中李优张锋; 关键词：M序列本原多项式有限域采样定理

A 5 Gb/s low area CDR for embedded clock serial links: 2015年; A multi-standard compatible clock and data recovery circuit(CDR) with a programmable equalizer and wide tracking range is presented.Considering the jitter performance,tracking range and chip area,the CDR employs a first-order digital loop filter,two 6-bit DACs and high linearity phase interpolators to achieve high phase resolution and low area.Meanwhile the tracking range is greater than ±2200 ppm,making this proposed CDR suitable for the embedded clock serial links.A test chip was fabricated in the 55 nm CMOS process.The measurements show that the test chip can achieve BER < 10^(-12)and meet the jitter tolerance specification.The test chip occupies 0.19 mm^2 with a 0.0486 mm2 CDR core,which only consumes 30 mW from a 1.2 V supply at 5 Gb/s.; 李优吕俊盛周玉梅赵建中陈玉虎张锋; 关键词：串行链路 CDR 数字环路滤波器芯片面积数据恢复电路

65nm工艺下基于PCI Express2.0协议的物理编码子层设计被引量：4: 2013年; 设计了一种应用于PCI Express2.0协议的物理编码子层,可以与物理媒介连接子层共同构成独立的物理层芯片。本文从面积与功耗方面对8b10b编解码的两种实现方法进行比较;并设计了复位控制器、头字符检测电路、时钟补偿弹性缓冲器、内建自测试等电路。全部电路在SMIC 65nm CMOS工艺下综合,SS工艺角、工作频率500MHz条件下芯片面积为5500μm2,动态功耗为2.74mW。; 刘奇浩翁惠辉张锋赵建中吕俊盛李优; 关键词：PCI

基于E-TSPC技术的10 GHz低功耗多模分频器的设计被引量：1: 2016年; 基于扩展的真单相时钟（E-TSPC）技术,设计了一款用于10 GHz扩频时钟发生器（SSCG）的分频比范围为32~63的多模分频器（MMD）。在设计中,基于D触发器的2/3分频器采用了动态E-TSPC技术,这不仅降低了功耗和芯片面积,而且改善了最高工作频率。MMD由5级2/3分频器级联而成,由5 bit数字码控制。详细介绍和讨论了2/3分频器和MMD的工作原理和优势。MMD是SSCG的一部分,采用55 nm CMOS工艺进行了流片,芯片面积为35μm×10μm,电源电压为1.2 V,最高工作频率为10 GHz,此时功耗为1.56 m W。; 胡帅帅周玉梅张锋; 关键词：低功耗动态逻辑

阻变存储器外围电路关键技术研究进展: 2013年; 阻变存储器(RRAM)是一种前景非常好的未来通用存储技术,也是当前国际学术界和工业界研究的热点。主要介绍了存储器外围电路的电路设计,并介绍了阻性存储器外围电路,包括验证电路、写电路、参考模块方案和形式、限流等关键技术的原理,重点讨论了提升复位操作速度,改善高阻值离散性,参考方案的设计和参考单元的组成,用限流实现低功耗操作的方法及其发展趋势。; 焦斌邓宁陈培毅; 关键词：复位读操作限流

三维存储器的存储单元形状对其性能的影响: 2015年; 简要介绍了三维存储器出现的背景和几种得到广泛关注的三维存储器;建立模型分析了位成本缩减(BiCS)、垂直堆叠存储阵列(VSAT)和垂直栅型与非闪存阵列(VG-NAND)三种代表性的三维存储器的存储单元的形状对其性能的影响,从理论分析的角度比较了三种存储单元结构对其存储性能的影响;采用Sentaurus软件对三种存储单元的性能进行仿真,从编程/擦除时间、存储窗口和保持性能三个方面比较了三种存储单元结构的存储性能。理论分析结果和仿真结果都一致地表明BiCS结构的圆柱孔形存储单元比其他两种存储单元更有优势。; 丰伟邓宁; 关键词：存储器单元

一款阻抗自校正5Gbit/s大摆幅电压模发送器: 2015年; 研究并设计了一款5 Gbit/s大摆幅电压模发送器,输出信号差分眼图高度可达1.2 V。工作在1.2 V电压下的输出驱动器由28个相同的子驱动器并联而成,且每个子驱动器都包含权重按照二进制关系递增的4个驱动单元,从而实现了去加重控制与阻抗校正相互独立。为了使输出驱动器的阻抗与传输线的特征阻抗匹配,提出了一种数模混合负反馈环路的阻抗自校正电路,对上拉和下拉部分电阻分别进行校正,实现了5%的校正精度和±40%的校正范围,且回波损耗(S11)在10 GHz时小于-15 d B。设计采用55 nm CMOS工艺流片,面积为320μm×255μm。数据率为5 Gbit/s时,功耗为51.81 m W,总的输出抖动为4.3 ps。; 陈玉虎周玉梅张锋; 关键词：去加重抖动

10GHz低相噪扩频时钟发生器的设计与实现被引量：1: 2016年; 基于55nm CMOS工艺设计并制造了一款小数分频锁相环低相噪10GHz扩频时钟发生器(SSCG).该SSCG采用带有开关电容阵列的压控振荡器实现宽频和低增益,利用3阶MASHΔΣ调制技术对电路噪声整形降低带内噪声,使用三角波调制改变分频系数使扩频时钟达到5 000×10^(-6).测试结果表明:时钟发生器的中心工作频率为10GHz,扩频模式下峰值降落达到16.46dB;在1 MHz频偏处的相位噪声为-106.93dBc/Hz.芯片面积为0.7mm×0.7mm,采用1.2V的电源供电,核心电路功耗为17.4mW.; 曾云邱玉松张锋夏宇; 关键词：锁相环相位噪声

基于PCIE2.0的物理层弹性缓冲器设计被引量：3: 2014年; 弹性缓冲器是PCIE,USB等高速串行总线物理层接收器的重要组成部分,用于物理层接收器中恢复时钟与本地时钟的频率补偿和相位同步,对信号的传输质量起着重要作用。基于PCIE2.0协议,采用存储器常半满的实现方式,设计一款深度、宽度均为10的弹性缓冲器。该弹性缓冲器应用于PCIE2.0的物理层设计中,并采用SMIC 55nm CMOS工艺实现。芯片测试结果表明,该弹性缓冲器满足PCIE2.0协议的要求,可正常工作于500MHz的时钟频率下,实现恢复时钟与本地时钟的频率和相位补偿,保证了接收器正常接收数据。; 郑乾晏敏赵建中李优张锋; 关键词：频率补偿异步FIFO

国家高技术研究发展计划(2011AA010403)

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