您的位置： 专家智库 > >

国家高技术研究发展计划(2009AA01Z124)

作品数：19 被引量：52H指数：5
相关作者：张民选齐树波乐大珩谷晓忱李晋文更多>>
相关机构：国防科学技术大学并行与分布处理国防科技重点实验室中国舰船研究院更多>>
发文基金：国家高技术研究发展计划国家自然科学基金长江学者和创新团队发展计划更多>>
相关领域：自动化与计算机技术电子电信机械工程更多>>

文献类型

  • 19篇期刊文章
  • 6篇会议论文

领域

  • 22篇自动化与计算...
  • 2篇电子电信
  • 1篇机械工程
  • 1篇理学

主题

  • 7篇处理器
  • 5篇多核
  • 5篇CACHE
  • 4篇网络
  • 4篇微处理器
  • 3篇多核处理
  • 3篇多核处理器
  • 3篇线程
  • 3篇漏流功耗
  • 2篇调度
  • 2篇调度算法
  • 2篇多核微处理器
  • 2篇多路
  • 2篇多路径
  • 2篇多线程
  • 2篇容错
  • 2篇软错误
  • 2篇上网
  • 2篇神经网
  • 2篇神经网络

机构

  • 22篇国防科学技术...
  • 2篇并行与分布处...
  • 1篇中国舰船研究...

作者

  • 18篇张民选
  • 5篇齐树波
  • 4篇成玉
  • 4篇乐大珩
  • 3篇周宏伟
  • 3篇谷晓忱
  • 3篇张承义
  • 3篇李少青
  • 3篇李晋文
  • 3篇马安国
  • 2篇赵天磊
  • 2篇欧国东
  • 2篇谭彩凤
  • 2篇王永文
  • 2篇郭维
  • 2篇晏沛湘
  • 2篇孙岩
  • 2篇杨先炬
  • 1篇刘涛
  • 1篇黎渊

传媒

  • 6篇计算机工程与...
  • 3篇计算机研究与...
  • 3篇电子学报
  • 3篇国防科技大学...
  • 1篇武汉大学学报...
  • 1篇计算机应用
  • 1篇计算机科学
  • 1篇Journa...

年份

  • 1篇2013
  • 3篇2012
  • 14篇2011
  • 4篇2010
  • 3篇2009
共 19 条 记 录，以下是 1-10
全选 清除 导出
排序方式：
多输出外部反馈型LFSR均匀分布随机数生成器的分析与设计被引量：7
2009年
本文系统地分析了多输出外部反馈LFSR方法产生均匀分布随机数的工作原理、变换矩阵的特点、产生随机数的周期以及LFSR的级数选择等问题,并提出了基于多输出外部反馈LFSR方法设计均匀分布随机数生成器的具体步骤。本文在Xilinx Vertex Ⅳ FPGA上设计实现的23级16位输出的LFSR型均匀分布随机数生成器仅消耗了36个Slices资源和23个Flip Flops资源,工作频率可以达到993MHz,相对于多LFSR复用的实现方式,节约了90%以上的硬件资源。并且,该生成器产生的随机数可以通过K-S检测方法的质量评估。
谷晓忱张民选
关键词：随机数生成器FPGA
一种抗DPA攻击的双轨信号平行布线方法
2011年
双轨预充电逻辑是一种有效的差分功耗分析(DPA)攻击防护技术,其需要解决的关键问题在于必须保证互补的双轨信号线具有对称的电容负载。本文提出了一种双轨信号布线方法,能够基于商用的布局布线EDA工具实现双轨信号的平行布线,从而实现电容负载对称的目的。本方法首先利用EDA工具在奇数个布线轨道中对单轨网表进行布线,然后将信号线复制并平移到相邻的布线轨道得到双轨信号布线结果。这样,每对双轨信号线都有相同的布线结构,因而具有相同的电容负载。利用所提出的平行布线方法实现了一个AES加密协处理器,实验结果表明平行布线的双轨信号电容负载具有优异的对称性。
乐大珩齐树波张民选
关键词：差分功耗分析攻击
两种基于FFO的前导零检测算法被引量：2
2010年
前导0检测(LZD)是浮点加法运算的关键步骤,设计高速的前导0检测算法对提高浮点加法器性能具有重要意义。本文针对64位高性能微处理器浮点运算部件的应用需求,设计并实现了两种基于FFO的前导0检测算法,并对其进行了分析比较。综合结果表明,改进的并行LZD算法具有更高的检测性能,并且通过提前计算出规格化字节移位量,将前导0检测和规格化中的粗粒度移位并行化,进一步减少了整个浮点运算部件的延迟。
黎渊倪晓强张民选
多核处理器Cache一致性协议关键技术研究被引量：8
2009年
多核处理器规模的不断扩大和核间通信机制的日益复杂,使得Cache一致性维护变得更加困难。本文从多核处理器Cache一致性问题的产生背景出发,分析监听协议、目录协议、Token协议和Hammer协议的实现机制以及在多核环境中的优缺点,分别从一致性协议与片上互连结构协同设计、面向低功耗应用的协议优化策略、Cache一致性协议验证及容错机制等角度考虑,对未来多核处理器Cache一致性协议设计的发展趋势和技术挑战进行详细分析与讨论。
黄安文张民选
关键词：CACHE一致性低功耗容错
微体系结构的软错误易感性评估及其阶段特性研究
随着集成电路工艺的不断进步,微处理器面临的软错误问题日益突出。基于软错误易感性的阶段特性对微处理器容错技术进行动态调整的动态管理技术是当前软错误研究领域的热点。为了对微处理器进行动态容错管理,首先就需要对软错误易感性进行...
成玉张承义张民选
关键词：软错误可靠性评估
文献传递
一种多核微处理器互连接口的设计与性能分析被引量：3
2010年
并行是提高计算机性能最主要的方法,随着集成电路生产工艺的不断发展,除了在单个芯片内集成更多的处理器核外,通过集成高速互连网络接口构建多路并行系统一直是提高高性能计算机并行性的主要方式。提出了一种面向多核微处理器的互连接口的设计方案,基于精简的PCI-E总线协议,采用高速串行数据传输技术,支持Cache一致性报文和大块数据传输报文,能够用于实现4个处理器的直接互连。模拟结果表明,优化设计的互连接口每个接口能够实现64Gbps的双向最大有效带宽,最小传输延迟为120ns,能够较好平衡不同报文类型对带宽和传输延时的要求。
周宏伟邓让钰窦强齐树波沈长云
关键词：多核处理器互连PCI-E
一种基于寄存器翻转时刻随机化的抗DPA攻击技术被引量：4
2012年
在密码算法电路中寄存器翻转时刻随机化对芯片抗DPA(differential power analysis)攻击能力有很大影响,因此提出了一种基于寄存器翻转时刻随机化的抗DPA攻击技术,其核心是利用不同频率时钟相位差的变化实现电路中关键寄存器翻转时刻的随机变化.针对跨时钟域的数据和控制信号,提出了需要满足的时序约束条件的计算方法,同时还分析了不同时钟频率对寄存器翻转时刻随机化程度的影响.以AES密码算法协处理器为例,实现了所提出的寄存器翻转时刻随机化技术,通过实验模拟的方法验证了理论分析的正确性.实验结果显示,在合理选择电路工作时钟频率的情况下,所提出的技术能够有效提高密码算法电路的抗DPA攻击性能.
乐大珩齐树波李少青张民选
关键词：高级加密标准防护技术随机化多时钟域
一种面向CMP的可变相联度混合Cache结构被引量：1
2011年
以V-Way Cache结构为原型,提出一种面向CMP的可变相联度混合Cache结构CMP-VH.CMP-VH将最后一级片上Cache划分成一种优化的私有/共享结构,Tag私有,数据部分私有部分共享.采用基于数据块的重用信息替换策略,提供显式和隐式两种机制在核间对共享数据进行容量划分.并行程序负载SPLASH-2的模拟实验结果表明,CMP-VH具有比单一的私有/共享结构更好的整体性能.
晏沛湘杨先炬张民选
关键词：片上多核处理器
低开销的软错误免疫寄存器设计
2009年
随着工艺尺寸的逐渐缩小,集成电路中由放射性粒子引起的软错误不断增加,在设计时必须考虑由软错误引起的可靠性问题。使用软错误免疫寄存器对电路敏感部分选择性加固是降低逻辑电路软错误率简单有效的方法。总结了常用的软错误免疫寄存器结构,并使用可靠性分析方法对8种寄存器进行量化研究和比较,得出双模时空冗余寄存器具有更高的可靠度;针对现有可靠寄存器开销较大的缺点,设计了一种基于时钟延时的动态主级时空双模冗余寄存器——DMTS-DR,不仅能很好地免疫自身的SEU,还能对前级组合逻辑的SET进行有效屏蔽。与其它可靠寄存器相比,DMTS-DR的面积和延时开销都有大幅降低,在可靠性、面积和速度间实现了较好的折中。
孙岩高昌垒李少青张民选
关键词：寄存器软错误
Cache漏流功耗的自适应优化:动态容量调整
2011年
当集成电路制造工艺水平发展到超深亚微米阶段,漏流功耗所占的比例越来越大,成为微处理器功耗的重要来源。漏流功耗同电压、漏电流和晶体管数量等因素密切相关。Cache是微处理器中面积较大的部件,对其漏流功耗进行优化是微处理器低功耗设计的首要任务。除了采取工艺上的改进措施外,cache漏流功耗可以通过把握或改变cache的工作状态来进行体系结构级的自适应优化。提出了基于"逻辑路"的cache动态容量调整策略。模拟结果显示,在相联度较高的cache中,基于"逻辑路"的动态容量调整策略可以在几乎不影响性能的前提下,将cache的漏流功耗降低约76.6%。
张承义郭维周宏伟
关键词：微处理器高速缓冲存储器漏流功耗
全选 清除 导出
共3页<123>
聚类工具0