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卞振鹏

作品数：6 被引量：5H指数：2
供职机构：华南理工大学更多>>
相关领域：电子电信更多>>

合作作者

文献类型

  • 3篇专利
  • 2篇期刊文章
  • 1篇会议论文

领域

  • 4篇电子电信

主题

  • 5篇电路
  • 3篇低功耗
  • 3篇增益
  • 3篇增益放大
  • 3篇增益放大器
  • 3篇晶体管
  • 3篇晶体管结构
  • 3篇高增益
  • 3篇功耗
  • 3篇放大器
  • 3篇放大器电路
  • 3篇摆幅
  • 2篇集成电路
  • 2篇GBPS
  • 2篇LVDS
  • 2篇并串转换
  • 1篇多相时钟发生...
  • 1篇时钟
  • 1篇时钟发生器
  • 1篇芯片

机构

  • 6篇华南理工大学

作者

  • 6篇卞振鹏
  • 6篇姚若河
  • 3篇郑学仁
  • 2篇胡雄峰

传媒

  • 1篇电子与封装
  • 1篇桂林电子科技...
  • 1篇中国电子学会...

年份

  • 1篇2012
  • 2篇2010
  • 1篇2009
  • 2篇2008
共 6 条 记 录，以下是 1-6
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排序方式：
高增益放大器电路
本发明涉及一种高增益放大器电路，由一种串迭晶体管结构构成，该串迭晶体管栅极相连、源漏依次相串联，各串迭的晶体管都处在放大状态，具有很高的输出阻抗，从而具有很高的本征增益。该放大电路具有增益高，输入摆幅范围宽，栅偏置简单的...
姚若河卞振鹏
4 Gbps低功耗并串转换CMOS集成电路被引量：3
2009年
为满足传输数据的高速低功耗的要求,文章设计了一种半速率时钟驱动的二级多路选择开关式的10:1并串转换器。第一级为两个5:1的并行串化器,共用一个多相发生器。多相发生器由五个动态D触发器构成。第二级为一个2:1的并行串化器。采用半速率时钟、多路选择开关结构降低了大部分电路的工作频率,降低了工艺要求,也降低了功耗。通过调整时钟与数据间的相位关系,提高相位裕度,降低了数据抖动。采用1.8V0.18μm CMOS工艺进行设计。用Hspice仿真器在各种PVT情况下做了仿真,结果表明该转换器在输出4Gbps数据时平均功耗为395μW,抖动18s-1。
卞振鹏姚若河郑学仁
关键词：低功耗多相时钟发生器CMOS
高增益放大器电路
本实用新型涉及一种高增益放大器电路，由一种串迭晶体管结构构成，该串迭晶体管栅极相连、源漏依次相串联，各串迭的晶体管都处在放大状态，具有很高的输出阻抗，从而具有很高的本征增益。该放大电路具有增益高，输入摆幅范围宽，栅偏置简...
姚若河卞振鹏
文献传递
一种用于LVDS的高速低功耗8位并串转换器
本文基于1.8V 0.18μm CMOS标准工艺设计了一种应用于LVDS(Low Voltage Differential Signaling)的高速低功耗8位并串转换器，融合了并行结构和树型结构的优点,半频时钟驱动,最...
卞振鹏姚若河郑学仁胡雄峰
关键词：集成电路芯片设计
文献传递
1 Gbps低功耗轨到轨mini-LVDS接收器被引量：2
2008年
一款用于芯片间高速通讯的微型低压差分信号(mini Low Voltage Differential Signaling,mini-LVDS)接收器,利用新型的差分输入级实现了轨到轨的输入,以共用负载管的NMOS和PMOS输入对来接收信号,二极管连接的负载管钳制稳定了输出的共模、差模。同时输入级增益不受偏置电流制约,功耗低。NMOS输入对以差分对形式工作,能抑制共模、差模噪声。
卞振鹏姚若河郑学仁胡雄峰
关键词：低功耗轨到轨LVDS高速接口接收器
高增益放大器电路
本发明涉及一种高增益放大器电路，由一种串迭晶体管结构构成，该串迭晶体管栅极相连、源漏依次相串联，各串迭的晶体管都处在放大状态，具有很高的输出阻抗，从而具有很高的本征增益。该放大电路具有增益高，输入摆幅范围宽，栅偏置简单的...
姚若河卞振鹏
文献传递
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