吴宏
- 作品数：25 被引量：10H指数：2
- 供职机构：国防科学技术大学更多>>
- 发文基金：国家自然科学基金国家高技术研究发展计划更多>>
- 相关领域：电子电信自动化与计算机技术交通运输工程更多>>
- 基于相位合成的时钟50%占空比调节方法
- 本发明公开了一种基于相位合成的时钟50％占空比调节方法，其步骤为：(1)、脉冲产生：通过脉冲产生电路，将输入的源时钟转化为窄脉冲信号，频率保持不变；(2)、半周期延迟：将步骤(1)中所得的窄脉冲信号延迟半周期；(3)、镜...
- 赵振宇何小威李少青张民选陈吉华陈怒兴马剑武徐炜遐吴宏陈亮王建军唐世民王东林欧阳干乐大珩
- 文献传递
- JX处理器内嵌PLL中VCO的设计被引量：1
- 2007年
- 设计了一种应用于微处理内嵌PLL中的具有新型结构的VCO。具体阐述VCO各组成部分的单元电路和工作过程,进行了模拟。完成版图设计,采用SMIC 0.18μm CMOS工艺进行流片加工,对实际芯片进行测试,得出结论:在电源电压为1.8V下,当噪声峰值大于10mV时,其平均抖动约为12ps。
- 游国福吴宏陈怒兴曾献君
- 关键词：压控振荡器抖动CMOS
- 用于高速压控振荡器的差分电路延迟单元
- 本发明公开了一种用于高速压控振荡器的差分电路延迟单元，其中第一NMOS管M1和第二NMOS管M2组成差分对管，其栅极分别接差分输入IN+和IN-，交叉耦合的MOS管M3和M4漏极分别接差分输出OUT-和OUT+，栅极分别...
- 陈吉华唐世民张民选李少青赵振宇陈怒兴马剑武何小威吴宏欧阳干王建军刘征陈亮王东林王洪海
- 文献传递
- 一种用于并行计算机系统的带外诊断测试接口及测试方法
- 本发明公开了一种用于并行计算机系统的带外诊断测试接口及测试方法，它包括外部连接端口单元和内部诊断测试逻辑单元，所述外部连接端口单元包括边界扫描测试访问端口TAP和与微处理器相连的RS232串行接口，所述内部诊断测试逻辑单...
- 蒋句平田宝华郑明玲屈婉霞窦勇庞征斌曹跃胜李永进刘军邓让钰吴宏谢伦国
- 文献传递
- 数模混合电路层次式模拟验证方法
- 本文阐述了数模混合电路的层次式模拟验证方法及相关技术,并建立了一个层次式模拟验证环境,以一种新型的微处理器锁相环为例介绍了混合电路的层次式模拟验证方法和过程,测试结果表明,该方法具有速度快、精度高的优点。
- 吴宏陈吉华
- 关键词：锁相环SPICE
- 文献传递
- 一种用于并行计算机系统的带外诊断测试接口及测试方法
- 本发明公开了一种用于并行计算机系统的带外诊断测试接口及测试方法，它包括外部连接端口单元和内部诊断测试逻辑单元，所述外部连接端口单元包括边界扫描测试访问端口TAP和与微处理器相连的RS232串行接口，所述内部诊断测试逻辑单...
- 蒋句平田宝华郑明玲屈婉霞窦勇庞征斌曹跃胜李永进刘军邓让钰吴宏谢伦国
- 文献传递
- 脉冲合成方式的占空比可调N次分频电路
- 本发明公开了一种脉冲合成方式的占空比可调N次分频电路，它包括：脉冲时钟产生单元由N个动态型锁存器构造的移位寄存器级联而成，其中N为输入时钟的分频比，奇数级移位寄存器与偶数级移位寄存器的控制时钟反接，最后一级移位寄存器的输...
- 陈吉华欧阳干李少青张民选赵振宇陈怒兴马剑武徐炜遐吴宏何小威刘征王建军邹金安雷建武郑东裕
- 文献传递
- 高性能锁相环的抖动分析与低噪声设计
- 电荷泵型锁相环是高速集成电路中时钟合成逻辑的核心部件,随着集成工艺的发展和工作频率的提升,噪声严重影响了锁相环和时钟电路的稳定性、加大了时钟的'抖动'(jitter).本文研究了影响锁相环工作的主要噪声源并提出了相应的改...
- 吴宏陈吉华
- 关键词：锁相环噪声源时钟抖动低噪声设计高速集成电路
- 文献传递
- 数模混合电路层次式模拟验证方法
- 本文阐述了数模混合电路的层次式模拟验证方法及相关技术,并建立了一个层次式模拟验证环境,以一种新型的微处理器锁相环为例介绍了混合电路的层次式模拟验证方法和过程,测试结果表明,该方法具有速度快、精度高的优点.
- 吴宏陈吉华
- 关键词：锁相环SPICE系统级芯片
- 文献传递
- 采用半速时钟的全速率伪随机序列生成器
- 本发明公开了一种采用半速时钟的全速率伪随机序列生成器，它包括：低速伪随机信号产生单元，包括第一低速伪随机信号生成器和第二低速伪随机信号生成器，第一低速伪随机信号生成器和第二低速伪随机信号生成器分别由N个带置位功能的移位寄...
- 李少青欧阳干张民选陈吉华赵振宇陈怒兴马剑武徐炜遐吴宏邹金安何小威刘征王建军高绍全郑东裕
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