张剑锋
- 作品数：10 被引量：7H指数：1
- 供职机构：国防科学技术大学计算机学院更多>>
- 发文基金：国家科技重大专项国家自然科学基金更多>>
- 相关领域：自动化与计算机技术电子电信机械工程更多>>
- PCIe节点间PIPE直连接口的设计与实现
- PCIe以其高带宽、高可扩展性等优势,在计算机、移动终端、服务器系统的微处理器中得到广泛应用.近年来,PCIe已经成为高性能微处理器中不可或缺的高速外设接口.PCIe拓扑节点间必须要在完成链路训练之后才能进行正常的数据传...
- 刘威石伟龚锐张剑锋
- 一种快速SIMD浮点乘加器的设计与实现
- 本文设计和实现了5级全流水SIMD浮点乘加器，支持双精度和双单精度浮点乘法、乘累加(减)操作，用Modelsim和NC Verilog测试和验证了RTL代码实现，基于65nm工艺采用Synopsys公司的Design C...
- 吴铁彬刘衡竹杨惠张剑锋侯申
- 文献传递
- 面向高带宽I/O的片上网络优化
- 在高性能处理器中,I/O带宽需求不断增加,一方面高速接口的通道数目要求不断增加,另一方面接口传输速率也在逐渐提升.高性能处理器的片上网络必须能够匹配各种高速I/O的带宽需求,且必须保证DMA请求能够正确完成.然而各种高速...
- 石伟龚锐王蕾刘威张剑锋冯权友
- 关键词：PCIE片上网络协议转换高带宽死锁检测
- 面向高带宽I/O的片上网络优化被引量：1
- 2021年
- 在高性能处理器中,I/O带宽需求不断增加,一方面高速接口的通道数目不断增加,另一方面接口传输速率也在逐渐提升。高性能处理器的片上网络必须能够匹配各种高速I/O的带宽需求,且必须保证DMA请求能够正确完成。然而各种高速接口协议与片上网络协议在通信机制上存在较大的差别,可能导致死锁等现象的产生。首先对匹配高性能I/O的片上网络存在的问题进行分析,然后提出一种高带宽I/O设计方法及死锁解决方法。采用解死锁方法的片上网络增强了I/O系统的鲁棒性,同时可以减少片上网络设计及运行时的各种限制,提升I/O性能。最后,将所提出的优化方法应用到高性能服务器处理器芯片中,并进行评测,针对16通道PCIe 4.0接口,双向读写带宽分别达到30 GB/s,在一些特殊场景出现死锁以后,片上网络能自动检测死锁并解除死锁。
- 石伟龚锐刘威王蕾冯权友张剑锋
- 关键词：片上网络协议转换高带宽死锁检测
- 微处理器内安全子系统的安全增强技术
- 在信息技术快速发展的同时，信息安全变得尤为重要。处理器作为信息系统的核心部件，其安全性对系统安全性起到至关重要的决定性作用。在处理器上构建安全可信的执行环境是提升处理器安全性的重要方法，然而很多核心安全技术仍然由片外安全...
- 石伟刘威龚锐王蕾潘国腾张剑锋
- 关键词：密钥管理生命周期管理
- 基于NAND Flash的CPU安全启动设计与实现被引量：1
- 2022年
- NAND Flash存储器以其容量大、成本低和速度快的优势,在嵌入式系统中得到广泛的应用。但是,由于NAND Flash固有的器件特性,必须要有驱动才能对其进行读写,存储于其上的代码不能直接执行,因此其并不适合作为系统启动代码的存储介质。一般采用NOR Flash存储启动代码并直接执行,然后再引导存储于NAND Flash中的操作系统镜像,这增大了系统成本和功耗。设计并实现了一种基于NAND Flash的CPU安全启动方法。该方法首先通过软硬件结合的方式,在片内NAND Flash控制器中增加块映射表结构,并由NAND Flash中第1块空间存储的代码进行好块寻找和块映射表填写,使NAND Flash的一部分存储空间可以直接映射为硬件可访问的内存空间,从而使得NAND Flash可以作为系统启动的存储介质,实现仅需NAND Flash存储的系统。还提出了一种扩展BootROM的方案,结合NAND Flash地址映射结构,将片内BootROM的一部分扩展到NAND Flash的第1块存储空间中,并通过Hash比对验证BootROM,从而有效降低了片内BootROM的设计复杂度,减少了代码量。通过提出的方法,可以有效地实现单NAND Flash系统的安全启动,降低了系统成本,提高了系统的安全特性。
- 龚锐石伟刘威张剑锋王蕾
- 关键词：微处理器嵌入式系统
- 基于硬件仿真加速器的PCIE功耗评估流程优化研究
- 高精确度的功耗评估是PPA(Performane-Power-Aera)中的重要一环。本文提出了一种"试探测试+基准测试+压力测试"的三步评估流程，充分利用动态功耗与翻转率近似正比的特性，解决了环境中带PCIE等动态外设...
- 周海亮罗莉周理荀长庆铁俊波潘国腾张剑锋乐大珩
- 关键词：功耗评估动态功耗
- 一种快速SIMD浮点乘加器的设计与实现被引量：5
- 2012年
- 本文设计和实现了5级全流水SIMD浮点乘加器,支持双精度和双单精度浮点乘法、乘累加(减)操作,用Modelsim和NC Verilog测试和验证了RTL代码实现,基于65nm工艺采用Synopsys公司的Design Complier工具综合硬件实现,运行频率可达714.286MHz。结果表明,相比文献[3]中经典的低延迟乘加结构,在相同综合条件下性能提升了17.89%,面积增加了6.61%,功耗降低了25.08%。
- 吴铁彬刘衡竹杨惠张剑锋侯申
- 关键词：SIMD
- 微处理器内安全子系统的安全增强技术
- 2021年
- 在信息技术快速发展的同时,信息安全变得尤为重要。处理器作为信息系统的核心部件,其安全性对系统安全起到至关重要的决定性作用。在处理器中构建安全可信的执行环境是提升处理器安全性的重要方法,然而很多核心安全技术仍然由片外安全TPM/TCM芯片保证。近年来,作为计算机系统安全基础的安全原点逐渐往处理器中转移。对处理器内安全子系统的安全增强技术展开研究,首先研究安全处理器体系结构;然后对处理器核、互连网络、存储和密码模块等处理器核心模块进行安全增强,同时从系统级角度实现了密钥管理、生命周期、安全启动和抗物理攻击等系统安全防护技术;最后,在一款桌面处理器中实现了一个安全子系统,并进行了分析。
- 石伟刘威龚锐王蕾张剑锋
- 关键词：密钥管理生命周期管理
- 一种快速SIMD浮点乘加器的设计与实现
- 本文设计和实现了5级全流水SIMD浮点乘加器,支持双精度和双单精度浮点乘法、乘累加(减)操作,用Modelsim和NC Verilog测试和验证了RTL代码实现,基于65nm工艺采用Synopsys公司的Design C...
- 吴铁彬刘衡竹杨惠张剑锋侯申
- 关键词：SIMD
- 文献传递
