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傅玉祥: 作品数：166 被引量：5H指数：1; 供职机构：南京大学更多>>; 发文基金：国家教育部博士点基金国家自然科学基金中央高校基本科研业务费专项资金更多>>; 相关领域：自动化与计算机技术电子电信文化科学理学更多>>

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一种基于脉冲神经网络的无乘法卷积调度器及其硬件实现方法: 本发明提出一种基于脉冲神经网络的无乘法卷积调度器及其硬件实现方法，利用SNN基于事件驱动的特性，通过硬件来实现SNN中的卷积计算，为图像分割中的SNN提出了一种有效的卷积调度方法；该方法通过FIFO缓存输入的神经元状态，...; 李丽徐瑾傅玉祥陈沁雨王心沅沈思睿李伟何书专

一种时钟占空比修调方法及系统: 本发明提供了一种时钟占空比修调方法及系统，其中方法具体包括：对待进行修调的输入信号进行延时控制后，进行电流控制和时间控制；根据经过电流控制和时间控制处理后的输入信号，对电荷泵进行充放电的调整；整形后，输出修调后的正弦波信...; 李丽高润芃傅玉祥孙玉祥何书专李伟; 文献传递

一种面向低密度垂直互连的三维片上网络路由器: 本发明涉及一种面向低密度垂直互连的三维片上网络路由器，包括内部控制逻辑、交叉开关以及五个水平方向端口和两个垂直方向端口，所述片上网络包括若干片上网络节点，所述每个网络节点包括一个带有网络接口的处理单元或存储单元与一个路由...; 李丽傅玉祥张宇昂潘红兵何书专李伟韩峰; 文献传递

一种应用于5G系统的SNOW-V算法加速器及其加速方法: 本发明提出了一种应用于5G系统的SNOW‑V算法加速器及其加速方法，其中所述加速器包括由两个移位寄存器组成的LFSR模块，用于生成SNOW‑V算法运算所需数据的一个循环结构；还包括由寄存器、加法器和AES加密轮组成的FS...; 李丽赵仁港傅玉祥梁晨李伟何书专

一种3DES加密解密算法可重构计算实现装置及其可重构计算方法: 本发明提出一种3DES加密解密算法可重构计算实现装置及其可重构计算方法，包括3DES加解密控制器，通过有限状态机控制算法流程的执行，接收来自调度器的配置字，对运算单元配置，形成相应的计算电路功能；源数据地址产生和数据分发...; 李丽于登科傅玉祥梁晨王心沅李伟何国强; 文献传递

一种基于镜像查找表实现任意浮点型运算的硬件计算系统及其计算方法: 本发明涉及一种基于镜像查找表实现任意浮点型运算的硬件计算系统及其计算方法，计算系统包括调度模块，进行总体任务的调度和连接；镜像查找表模块，存储镜像查找表，实现多分类并行查找；延时模块，对输入数据进行延拍，实现流水计算；分...; 李丽杨和平傅玉祥陈辉蒋林李伟

基于可重构计算的SAR成像与目标识别高性能实现方法: 2024年; 合成孔径雷达(SAR)广泛运用于军用与民用领域,常用于执行成像与目标识别任务。然而,SAR图像的成像与目标识别任务有着庞大的图像尺寸,其性能受到硬件资源的严重限制。文中立足于新兴的可重构计算技术,基于可重构计算芯片提出了SAR成像与目标识别系统的高性能实现方法。可重构计算芯片采用重构控制技术实现不同的计算与数据通路,兼具灵活性与高能效。文中选取线性调频变标算法与YOLOv3-tiny神经网络构建系统算法内核,针对SAR图像大尺寸的特点,在成像阶段提出了多核并行与内存规划方案,在目标识别阶段提出了图像分割策略和多核并行方案。文中的成像与目标识别系统经实验证明达到了显著的性能提升效果;在1000×1000大小图像成像方面取得了单张图66.8 ms的用时表现,优于Intel i5-12500的115 ms;在480×480大小图像识别方面取得31.3 ms的用时表现,优于Jetson nano的147 ms。; 纪津伦宋雨龙李世平邓松峰何国强傅玉祥; 关键词：可重构计算目标识别算法

一种基于DQN算法的紧凑模型参数提取方法: 本发明公开了一种基于DQN算法的紧凑模型参数提取方法，首先采集器件的电流‑电压特性和电容‑电压特性曲线，确定需要提取的BSIM模型参数；然后使用Hspice对初始BSIM模型进行仿真，将BSIM模型的参数提取视为马尔可夫...; 邹宁睦张雅丽陈文军傅玉祥邸康健陈思霖

可重构计算阵列、重构控制器架构、芯片及重构计算方法: 本发明公开了可重构计算阵列、重构控制器架构、芯片及重构计算方法，包括主控模块、状态机模块、计算译码器模块、访存资源控制器模块、重构控制器模块、可重构计算阵列、输入缓冲区模块和输出缓冲区模块；状态机模块通过状态切换，控制整...; 李丽张恒王鑫宇邹幸洁刘一孙从怡傅玉祥何书专李伟

面向大规格矩阵协方差运算的高性能硬件加速器设计: 2024年; 随着雷达系统向多通道、高带宽方向发展,大规格矩阵带来的协方差运算实时性问题限制了空时二维自适应处理(STAP)技术在先进机载雷达平台上的应用。提出了一种高性能硬件加速器设计方法,旨在满足日益增长的大规格矩阵协方差处理需求,同时提高低功耗约束下的运算效率。加速器由运算部件、控制模块、存储模块和DMA控制器组成,通过对矩阵按列分段处理的方式,在硬件存储资源有限的条件下,支持最大256×8192的矩阵协方差运算。设计了下三角运算控制逻辑,降低了运算量,并提出了一套高并发乒乓存储、流水乘累加树处理机制,提高了处理效能。流片测试结果表明,该加速器处理大规格矩阵协方差运算时性能为算力接近的CPU核的70倍以上。; 陈铠刘传柱冯建哲滕紫珩李世平傅玉祥李丽何国强; 关键词：协方差硬件加速器