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周旭

作品数:13 被引量:19H指数:3
供职机构:中国科学院计算技术研究所更多>>
发文基金:国家自然科学基金国家高技术研究发展计划更多>>
相关领域:自动化与计算机技术电子电信更多>>

文献类型

  • 4篇期刊文章
  • 4篇专利
  • 3篇科技成果
  • 1篇学位论文
  • 1篇会议论文

领域

  • 7篇自动化与计算...
  • 4篇电子电信

主题

  • 5篇电路
  • 4篇低功耗
  • 4篇芯片
  • 4篇功耗
  • 3篇浮点
  • 2篇低功耗测试
  • 2篇移位器
  • 2篇双精度
  • 2篇体系结构
  • 2篇通路
  • 2篇尾数
  • 2篇系统芯片
  • 2篇可测试性
  • 2篇可测试性设计
  • 2篇集成电路
  • 2篇加法器
  • 2篇功耗测试
  • 2篇规格化
  • 2篇测试性
  • 2篇测试性设计

机构

  • 13篇中国科学院

作者

  • 13篇周旭
  • 6篇唐志敏
  • 6篇王海霞
  • 5篇范东睿
  • 4篇蒋敬旗
  • 2篇张福新
  • 2篇李华伟
  • 2篇范宝峡
  • 2篇钟石强
  • 2篇王海洋
  • 2篇刘华平
  • 2篇王剑
  • 2篇刘国华
  • 2篇张志敏
  • 2篇胡伟武
  • 2篇赵继业
  • 2篇冯雷
  • 2篇李晓维
  • 2篇王卓昊
  • 2篇郑保建

传媒

  • 1篇计算机研究与...
  • 1篇计算机工程
  • 1篇微电子学与计...
  • 1篇贵州工业大学...
  • 1篇第二届中国测...

年份

  • 1篇2014
  • 3篇2005
  • 4篇2003
  • 4篇2002
  • 1篇2001
13 条 记 录,以下是 1-10
排序方式:
基于模块的运算部件模拟验证研究与实现被引量:4
2003年
提出一种基于模块的运算部件模拟验证方法,其基本思想是:针对运算部件模块,从通用的C测试程序中提取出模拟和仿真的输入向量;并对运行结果进行分析。利用该方法针对浮点乘法部件的验证过程说明,该方法可减少系统仿真时间,加速功能部件的逻辑验证,从而提高对处理器调试的速度。
周旭
关键词:微处理器系统仿真
提高半规模双精度浮点乘法流水线效率的部件
一种提高半规模双精度浮点乘法流水线效率的部件,其特征在于包括:两个53位×27位的乘法树电路,高位乘法树用于实现浮点乘法高27位的运算,低位乘法树用于实现低26位运算;上述高位乘法树的结果输入到第一加法器中;低位乘法树的...
周旭唐志敏王海霞
文献传递
低功耗浮点乘法部件的研究与设计
随着集成电路制造工艺水平和计算机体系结构水平的不断进步,处理器设计技术得到迅速发展,SoC的时代已经来临。乘法运算作为处理器算术运算中的一个基本操作,得到了广泛应用;乘法器具有面积大、延迟长、功耗高的特点,特别是浮点乘法...
周旭
关键词:低功耗BOOTH编码
文献传递
IMT-Advanced新型无线资源管理研究及验证
石晶林周旭秦飞赵勇张静田霖胡金龙董江涛张玉成杨育波袁尧金鑫黄伊关娜彭吉生杜洁陈博张晶孙刚胡亚辉谭红艳全海洋石蕊寇会如张娟谢伟良王敏童珉莫有权陈迎春冉晓旻董芳
完成IMT-Advanced新型无线资源管理需求调研报告及课题任务中所规定的多种新型无线资源管理技术的报告;完成基于MIMO/OFDM系统的联合资源分配,支持时域、频域和空域三维联合调度和跨层资源优化;单播和广播组播业务...
关键词:
不必计算指数差而直接对阶的高速浮点加减部件
一种不必计算指数差而直接对阶的高速浮点加减部件,包括:两个移位器,用于移位尾数,每个移位器的输入包括两个参与运算的浮点数的指数以及其中一个尾数;指数大小比较逻辑,用于生成移位结果选择信号,输入为两个指数;两个选通器,用于...
王海霞唐志敏周旭
文献传递
可测试性设计中的功耗优化技术被引量:3
2002年
降低测试期间的功耗是当前学术界和工业界新出现的一个研究领域。在可测试性设计中进行功耗优化的主要原因是数字系统在测试方式的功耗比在系统正常工作方式高很多。测试期间功耗会引发成本增加 ,可靠性降低 ,成品率下降。首先介绍低功耗测试技术中的基本概念和功耗建模方法 ,分析测试过程中功耗升高的原因 ,对已有的几种主要的降低测试功耗方法进行详细分析 。
蒋敬旗李文周旭范东睿
关键词:可测试性设计功耗优化低功耗超大规模集成电路芯片设计
提高半规模双精度浮点乘法流水线效率的结构
一种提高半规模双精度浮点乘法流水线效率结构,包括:两个53×27的乘法树;每一乘法树对应一加法器;舍入和规格化电路。本发明改进了浮点乘法流水线,在这样的浮点乘法流水线中采用双路浮点乘法流水线机构,使得浮点乘法部件每拍都能...
周旭唐志敏王海霞
文献传递
系统芯片中低功耗测试的几种方法被引量:4
2002年
在系统芯片可测试性设计中考虑功耗优化问题是当前国际上新出现的研究领域。在可测试性设计中考虑功耗的主要原因是数字电路在测试方式下的功耗比系统在正常工作方式下高很多。测试期间的功耗会引发系统成本上升,可靠性降低,成品率下降。本文介绍低功耗测试技术中的一些基本概念,对已有的几种主要的降低测试功耗方法进行分析,最后给出一种高性能微处理器的真速低功耗自测试方法。
蒋敬旗周旭李文范东睿
关键词:系统芯片低功耗集成电路测试可测试性设计
不必计算指数差而直接对阶的高速浮点加减部件
一种不必计算指数差而直接对阶的高速浮点加减部件,包括:两个移位器,用于移位尾数;指数大小比较逻辑,用于生成移位结果选择信号;两个选通器,用于输出移位后的结果。本发明不仅适用于单通路的体系结构,也适用于双通路体系结构,在双...
王海霞唐志敏周旭
文献传递
系统芯片中低功耗测试的几种方法
在系统芯片可测试性设计中考虑功耗优化问题是当前国际上新出现的研究领域.在可测试性设计中考虑功耗的主要原因是数字电路在测试方式下的功耗比系统在正常工作方式下高很多.测试期间的功耗会引发系统成本上升,可靠性降低,成品率下降....
蒋敬旗周旭李文范东睿
关键词:系统芯片低功耗测试数字电路
文献传递
共2页<12>
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