秦珊珊
- 作品数：16 被引量：2H指数：1
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- 相关领域：电子电信更多>>
- Poly－SiGe栅三维量子阱CMOS集成器件及其制作方法
- 本发明公开了Poly－SiGe栅三维量子阱CMOS集成器件及其制作方法，它是微电子技术领域，主要解决现有三维集成电路速度低的问题。其方案是采用SSOI和SSGOI衬底构建新的三维器件的两个有源层。其中，下层有源层采用SS...
- 张鹤鸣宣荣喜胡辉勇戴显英舒斌宋建军秦珊珊
- 文献传递
- 基于SiN/SiO<Sub>2</Sub>掩蔽技术的纳米级CMOS集成电路制备方法
- 本发明公开了一种基于SiN/SiO<Sub>2</Sub>掩蔽技术的纳米级CMOS集成电路制备方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly－Si/SiO<Sub>2</Sub>/Poly－Si多层结构；将最...
- 胡辉勇张鹤鸣戴显英宋建军舒斌宣荣喜赵丽霞王晓燕秦珊珊
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- 用微米级工艺制备纳米级CMOS集成电路的方法
- 本发明公开了一种用微米级工艺制备纳米级CMOS集成电路的方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly－Si/SiN/Poly－Si多层结构；将最上层的Poly－Si刻蚀成一个窗口，再淀积一层SiO<Sub>...
- 张鹤鸣戴显英胡辉勇宣荣喜舒斌宋建军王冠宇秦珊珊王晓燕
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- 漏致势垒降低效应对短沟道应变硅金属氧化物半导体场效应管阈值电压的影响
- 2011年
- 结合应变硅金属氧化物半导体场效应管(MOSFET)结构,通过求解二维泊松方程,得到了应变Si沟道的电势分布,并据此建立了短沟道应变硅NMOSFET的阈值电压模型.依据计算结果,详细分析了弛豫Si1-βGeβ中锗组分β、沟道长度、漏电压、衬底掺杂浓度以及沟道掺杂浓度对阈值电压的影响,从而得到漏致势垒降低效应对小尺寸应变硅器件阈值电压的影响,对应变硅器件以及电路的设计具有重要的参考价值.
- 王晓艳张鹤鸣王冠宇宋建军秦珊珊屈江涛
- 关键词：阈值电压模型
- 含有本征SiGe层的SiGe异质结双极晶体管集电结耗尽层宽度模型被引量：1
- 2011年
- 本文分别建立了含有本征SiGe层的SiGeHBT(异质结双极晶体管)集电结耗尽层各区域的电势、电场分布模型,并在此基础上,建立了集电结耗尽层宽度和延迟时间模型,对该模型进行了模拟仿真,定量地分析了SiGeHBT物理、电学参数对集电结耗尽层宽度和延迟时间的影响,随着基区掺杂浓度和集电结反偏电压的提高,集电结耗尽层延迟时间也随之增大,而随着集电区掺杂浓度的提高和基区Ge组分增加,集电结耗尽层延迟时间随之减小.
- 胡辉勇舒钰张鹤鸣宋建军宣荣喜秦珊珊屈江涛
- 关键词：SIGEHBT延迟时间
- Poly-SiGe栅三维量子阱CMOS集成器件及其制作方法
- 本发明公开了Poly-SiGe栅三维量子阱CMOS集成器件及其制作方法，它是微电子技术领域，主要解决现有三维集成电路速度低的问题。其方案是采用SSOI和SSGOI衬底构建新的三维器件的两个有源层。其中，下层有源层采用SS...
- 张鹤鸣宣荣喜胡辉勇戴显英舒斌宋建军秦珊珊
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- 基于SiN/SiO<Sub>2</Sub>掩蔽技术的纳米级CMOS集成电路制备方法
- 本发明公开了一种基于SiN/SiO<Sub>2</Sub>掩蔽技术的纳米级CMOS集成电路制备方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly-Si/SiO<Sub>2</Sub>/Poly-Si多层结构；将最...
- 胡辉勇张鹤鸣戴显英宋建军舒斌宣荣喜赵丽霞王晓燕秦珊珊
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- 用微米级工艺制备纳米级CMOS集成电路的方法
- 本发明公开了一种用微米级工艺制备纳米级CMOS集成电路的方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly-Si/SiN/Poly-Si多层结构；将最上层的Poly-Si刻蚀成一个窗口，再淀积一层SiO<Sub>...
- 张鹤鸣戴显英胡辉勇宣荣喜舒斌宋建军王冠宇秦珊珊王晓燕
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- 一种SiO<Sub>2</Sub>掩蔽技术制备纳米级CMOS集成电路的方法
- 本发明公开了一种SiO<Sub>2</Sub>掩蔽技术制备纳米级CMOS集成电路的方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly－Si/SiO<Sub>2</Sub>/Poly－Si多层结构；将最上层的Pol...
- 张鹤鸣宣荣喜戴显英宋建军舒斌胡辉勇王冠宇秦珊珊王晓燕
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- SiN掩蔽技术制备纳米级CMOS集成电路的方法
- 本发明公开了一种SiN掩蔽技术制备纳米级CMOS集成电路的方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly-Si/SiN/Poly-Si多层结构；将最上层的Poly-Si刻蚀成一个窗口，再淀积一层SiN；刻蚀衬...
- 胡辉勇张鹤鸣戴显英宋建军舒斌宣荣喜赵丽霞王晓燕秦珊珊
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