高茁
- 作品数：6 被引量：17H指数：2
- 供职机构：中国科学院计算技术研究所更多>>
- 发文基金：国家自然科学基金国家重点基础研究发展计划国家高技术研究发展计划更多>>
- 相关领域：自动化与计算机技术电子电信更多>>
- 一个用于高速信号传输的对PVT变化不敏感的低功耗锁相环(英文)被引量：2
- 2008年
- 介绍了一个用于高速信号传输的低功耗锁相环.提出了一种新的开环校准方法.该校准通过上电时候进行的开环数字校准很大程度上减轻了工艺变化对电路的影响,相比以前的闭环校准方法,该方法可以显著缩短校准时间.在这个锁相环中采用了双环路的结构来获得对工艺、温度和环境变化不敏感的环路参数:例如衰减因子、相位裕度等.还设计了一种新的鉴频鉴相器,它内嵌了电平转换的功能,简化了电路.该PLL的设计通过小心的供电网络划分来降低电源噪声的耦合.设计的锁相环路在输出为1.6GHz的时候均方根抖动为3.1ps,而仅消耗约为1mA的电流.
- 杨祎杨丽琼张锋高茁黄令仪胡伟武
- 关键词：锁相环抖动
- 一种静态电路兼容的4GHz64位动态加法器设计被引量：3
- 2008年
- 设计了一个与静态电路兼容的64位动态加法器,采用嵌入逻辑的动态触发器,以及多相位时钟技术,实现了与上、下级静态电路的接口.在加法器内部采用稀疏先行进位策略平衡逻辑路径长度以降低内部负载,提高性能.在STMicro90nmCMOS工艺下,该加法器可工作在4GHz时钟下,功耗45.9mW.
- 王志远高茁
- 关键词：加法器动态电路
- 高速低功耗传输电路的时钟系统设计被引量：2
- 2008年
- 利用锁相环(PLL)为高速低功耗并行传输电路发射机生成时钟信号的系统。设计了一个稳压器(Voltage Regulator),为PLL中对噪声敏感的模块提供低噪声的电压源。在此基础上提出了一种新型的动态改变工作频率的方法,应用于源同步(source-synchronous)模式的高速传输电路。此方法可以在不改变PLL状态的情况下快速改变输入输出(I/O)电路的工作频率,降低功耗。整个芯片采用0.18μm CMOS工艺设计并流片测试成功。
- 黄志正杨祎高茁
- 关键词：时钟锁相环功耗
- 高性能除法电路仿真与实现被引量：8
- 2006年
- 比较了当今主流处理器中除法器的几种算法,通过分析,得知SRT运算的硬件结构简单、面积小、功耗小。对SRT算法进行了改进,使用了两级重叠基-2使其变化为基-4的方法,速度较普通的基-2算法提高了1倍,而硬件代价却远小于基-4的方法。用verilog语言对其进行了描述,modelsim进行了功能仿真验证,synplicity进行综合。结果表明该电路具有较好的速度、面积和功耗的折衷。该除法器可以广泛地应用到各种嵌入式和通用处理器中,有很高的实用价值。
- 刘慧英戴春蕾高茁
- 关键词：仿真
- 高性能数字运算单元设计研究
- 许多数字密集型的应用需要执行快速的算术运算操作,这些运算需要快速的加,乘,除操作和基本函数运算的能力.本文系统研究了支持这些运算的高性能数字/算术运算设计问题.从系统结构、算法设计和电路设计三个设计层次上探索研究了提高数...
- 高茁
- 关键词：集成电路算术逻辑单元浮点单元电路设计加法器
- 文献传递
- 高速互连中均衡和时钟数据恢复电路系统的研究
- 当今的个人电脑、工作站、服务器、路由器、交换机以及各种各样的消费类电子和游戏终端等系统，需要更高的芯片间互连通讯带宽来满足新应用领域所要求的更高的系统性能。同时，这些系统也逐渐关注芯片间互连通讯的功耗效率。
高速宽...
- 高茁
- 关键词：发送端时钟数据恢复锁相环均衡器
