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一种基于FBMA算法的整像素运动估计芯片的VLSI设计被引量：6: 2005年; 给出了一种基于全搜索块匹配算法的运动估计电路的改进结构,并完成了VLSI设计.通过采用多端口匹配策略和双时钟方案,使得在提高先前帧搜索区域像素数据重复利用率的同时,将脉动阵列的计算效率提高到74.9%.采用TSMC0.25μm1P5MCMOS工艺,完成了运动估计芯片的VLSI实现,其芯片面积为3.37mm×3.37mm,最高工作频率为110MHz.综合后仿真表明在89.4MHz的频率下,该电路可以对支持MPEG4ASProfile标准的ITUR601格式视频图像(720×480@30HzNTSC或720×576@25HzPAL)进行基于整像素的实时运动估计.; 何卫锋毛志刚吕志强尹海丰; 关键词：脉动阵列超大规模集成电路

宽频率范围低抖动锁相环的研究与设计: 锁相环广泛应用于数字系统的时钟产生器、无线通信领域的频率合成器和时钟/数据恢复电路。随着时钟频率的增加，数字系统对时钟信号的抖动性能提出了更严格的要求。锁相环如果在较宽的频率范围内实现输出低抖动信号，则可以应用于有不同频...; 尹海丰; 关键词：锁相环振荡器; 文献传递

低抖动时钟锁相环设计被引量：3: 2008年; 采用SMIC0.13μm CMOS工艺,设计实现了一个基于自偏置技术的低抖动时钟锁相环。锁相环核心功耗约为8.4～16.8mW,可稳定输出的频率范围为25MHz～2.4GHz,测试结果显示,锁相环锁定在1.36GHz时输出时钟的均方抖动为2.82ps,周期峰峰值抖动为21.34ps。; 尹海丰毛志刚; 关键词：锁相环鉴频鉴相器电荷泵压控振荡器可编程分频器

一种基于SoC的运动估计控制器设计与验证: 2006年; 完成了一种基于SoC的运动估计控制器的设计,并成功进行了验证。该控制器包括AHB总线接口模块和运动估计控制器两部分,其中前者负责控制器与AHB总线之间的数据传送,后者产生运动估计模块所需的各种控制信号。在控制器的支持下,作为视频图像处理加速部件的运动估计模块被嵌入到原有SoC平台中,并成功的通过了系统验证。; 毕云龙何卫锋尹海丰毛志刚; 关键词：接口电路 AHB总线片上系统

一种专用DSP可重构结构的研究与设计: 针对可重构计算系统在DSP领域的应用,设计了一种专用DSP的可重构结构.芯片基于控制流和数据流分离的策略,采用双核结构,MCU处理控制流,可重构计算引擎处理数据流,用户通过对MCU的编程可以自己定义芯片的端口特性以及执行...; 尹海丰毛志刚; 关键词：DSP; 文献传递

A Low Jitter PLL in a 90nm CMOS Digital Process被引量：5: 2008年; A low jitter phase-locked loop （PLL） that does not need analog resistors and capacitors is designed and fabrica- ted in a 90nm CMOS digital process. The metal parasitic capacitor is used in the PLL loop filter. Test results show that when the PLL is locked on 1. 989GHz, the RMS jitter is 3. 7977ps, the peak-to-peak jitter is 31. 225ps, and the power con- sumption is about 9mW. The locked output frequency range is from 125MHz to 2.7GHz.; 尹海丰王峰刘军毛志刚; 关键词：PLL PFD VCO

低抖动时钟锁相环的一种优化设计方法被引量：3: 2010年; 重点分析了环路延迟对锁相环稳定性和输出信号抖动性能的影响,提出了一个简单的优化设计方法。用90nmCMOS工艺设计实现了一个基于自偏置技术的时钟锁相环,锁相环可以在很宽的输入频率范围内输出低抖动的时钟信号。; 尹海丰毛志刚; 关键词：锁相环压控振荡器自偏置

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尹海丰