杨德才
- 作品数：14 被引量：28H指数：3
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- 相关领域：电子电信自动化与计算机技术经济管理更多>>
- 综合模块化航空电子系统的故障预测与健康管理技术被引量：10
- 2015年
- 航空电子系统是保障现代飞机性能的非常关键因素之一,对其开展故障预测及健康管理技术的研究是保证飞机安全性的重要课题。针对航空电子系统综合模块化的发展趋势,研究了一种面向其开放式与模块化架构的故障预测与健康管理系统。通过对综合模块化航空电子系统的分层结构分析,结合关键子系统展开设计,包含了飞机PHM系统的体系结构设计及相关环节的技术实现。结果表明该体系结构可满足航空电子系统标准化、层次化、模块化、开放性的要求。
- 杨德才
- 关键词：航空电子系统故障预测健康管理综合模块化
- 学习策略实现的条件和加法器通路时延故障测试生成
- 2007年
- 时延故障对高速运算电路性能有着关键性的影响,本文对高速加法器之一的条件和加法器的通路时延故障作了研究。首先对其提出了一种可测性设计,主要特点是硬件成本低和测试向量少,且实现了完全的无险象强健时延故障可测性。在此基础上,进一步提出了一种学习策略的方法,实现了任意位数条件和加法器通路时延故障的测试生成,使得测试难度下降,测试时间缩短,测试效率提高。仿真实验结果表明了该方案的有效性。
- 杨德才陈光谢永乐
- 关键词：可测性设计
- 累加器实现的时延故障单跳变测试序列生成
- 2008年
- 时延故障的内建自测试通常需要施加测试向量对,包括多跳变向量与单跳变向量。理论与实践表明,单跳变向量比多跳变向量具有更高的强健时延故障覆盖。该文提出了一种采用累加器的单跳变向量生成方案,与以往的方法相比,具有更低的硬件成本。同时,产生所有单跳变向量的时间也接近理论最小值。通过对已有累加器的复用,作为测试序列生成极大地减少了系统性能占用与硬件成本,可有效用于强健时延故障的测试序列生成。
- 杨德才陈光谢永乐
- 关键词：内建自测试时延故障测试序列生成
- 算术运算电路的通路时延故障测试
- 本文研究了算术运算电路的通路时延故障测试。半导体技术的高速发展使得电路集成度和运行速率大增，相应的时延故障测试需求也变得越来越迫切。算术运算电路包含加法器、乘法器等，在信号处理等领域中应用极为广泛。过去对这类电路的故障测...
- 杨德才
- 关键词：集成电路
- 文献传递
- 集成电路失效机理分析及其PHM技术实现被引量：5
- 2014年
- 集成电路的可靠性问题随着制造工艺尺寸的缩小与集成度的增加而变得越来越重要,开展针对集成电路的失效物理为基础的故障预测与健康管理技术,用于预测和评估集成电路产品在实际环境中的可靠性,已成为当今研究的热点。通过阐述集成电路的失效机理,介绍了集成电路目前故障预测与健康管理的基本方法。针对关键失效机理的基于预警单元法的PHM技术方案,提出了对电迁移失效的监控原理、监控方法,通过设计电迁移预警电路,验证了该PHM技术的可行性。
- 杨德才
- 关键词：故障预测健康管理可靠性
- V公司成都商业地产营销策略研究
- 杨德才
- 时延故障低成本单跳变测试序列生成器(英文)
- 2008年
- 为了避免时延故障测试因额外测试器插入导致过高的硬件成本和性能降低,本文提出了一种内建自测试测试向量生成器设计。该方案通过对累加器结构作低成本的设计改进,并通过一种高效的单跳变序列生成算法设计了时延故障测试序列生成器。该设计改动微乎其微,通过将原有加法单元替换为一种改进的加法单元,对加法器原有关键通路无任何额外的时延影响。该累加器可执行通常的累加运算,在测试时又可担当测试器。与以往的方法相比,具有两个显著优点:低的硬件成本及低的时间开销。由于累加器在VLSI电路中普遍存在,本文的复用设计节省硬件成本,可有效用于强健时延故障的测试序列生成。
- 杨德才谢永乐陈光
- 关键词：内建自测试
- VLSI流水化格型数字滤波器的内建自测试被引量：2
- 2007年
- 格型数字滤波器在信号处理领域得到了广泛应用,本文针对VLSI实现的流水化格型数字滤波器,提出了一种内建自测试方案,不需要对其内部基本功能单元作任何更改,且能在较短时间内检测所有的单固定型故障.所有测试序列都采用简单的算术运算产生.通过对已有功能模块如累加器的复用,作为测试序列生成和响应压缩,该方案能实现真速测试并最大程度的减少了硬件占用和系统性能占用.
- 杨德才谢永乐陈光
- 关键词：内建自测试可测性设计
- 基于布尔可满足性的层次化通路时延故障测试被引量：3
- 2008年
- 针对现代VLSI电路趋向于层次化的设计,本文提出了基于布尔可满足性的层次化通路时延故障测试方法,采用面向模块级的增量布尔可满足性合取范式的提取,从高到低层次化实现了关键通路的判别及子式生成。利用电路的时延测试条件蕴涵并转化为相应的约束子句,有利于将冲突尽早提前,以减少搜索空间。通过将已有的判别模块储存起来,作为学习子句,避免重复判别,极大的加快了子式的提取且降低了求解的规模和难度。仿真结果表明本文方案具有测试时间短、效率高,特别适合于具有模块化、规则化结构的层次化设计电路。
- 杨德才谢永乐陈光
- 关键词：布尔可满足性
- 并行前置树型加法器的通路时延故障测试
- 2008年
- 时延故障对高速运算电路性能有着关键性的影响,本文对其中之一的并行前置树型加法器的通路时延故障测试作了研究。在分析其结构特点的基础上研究了其通路时延故障的可测性,结果表明并行前置树型加法器所有通路都可实现单通路无险象强健时延故障测试,这是时延故障测试中最严格的测试条件。在此基础上,本文提出了通路选择方法,用来选择一组基本通路,使得其他通路的时延可以通过对所选择的基本通路测试计算而得,无需对所有的通路作测试,这样既保证了电路的性能,又提高了测试的效率。仿真结果表明了这种方案的有效性。
- 杨德才谢永乐陈光
