高燕
- 作品数：9 被引量：14H指数：2
- 供职机构：中国科学院计算技术研究所更多>>
- 发文基金：国家高技术研究发展计划更多>>
- 相关领域：自动化与计算机技术电子电信更多>>
- 软件测试方法在高级测试中的一例应用
- 本文从硬件描述语言（Hardware Description Language,HDL）和软件程序语言的相似性出发,给出一个寄存器传输级测试生成方法．首先为Verilog描述的电路建立对应的内部层次模型;其次运用分支覆盖...
- 高燕沈理
- 关键词：硬件描述语言寄存器传输级VERILOG
- 文献传递
- RTL集成电路的时序深度
- 2002年
- 在高层次测试生成中 ,为了更好地利用高层次电路的结构信息 ,以Verilog硬件描述语言描述的电路为研究对象 ,提出寄存器传输级 (RTL)集成电路的静态时序深度和动态时序深度概念 .从静态、动态两方面出发度量语句的执行效果和程序运行的时序关系 ,并结合实例分析了二者在高层次测试生成中的应用 .高层次行为信息的提取也将为高层次设计和验证提供方便 .
- 高燕沈理
- 关键词：硬件描述语言芯片设计
- RTL级集成电路的时序深度
- 在高层次测试生成中,为了更好的利用高层次电路的结构信息,文中以Verilog硬件描述语言描述的电路为研究对象,提出RTL级集成电路的静态时序深度和动态时序深度概念.从静态、动态两方面出发度量语句的执行效果和程序运行的时序...
- 高燕沈理
- 关键词：硬件描述语言
- 文献传递
- 基于寄存器传输级层次模型的测试生成研究
- 集成电路(Integrated Circuit,简称IC)的设计验证和测试是确保数字系统正常工作的必要手段.无论是设计验证还是芯片测试,测试生成都作为其主要内容而被广泛关注.该文首先综述了集成电路的测试和设计验证的基本原...
- 高燕
- 关键词：集成电路自动测试生成寄存器传输级测试用例
- 文献传递
- 自动提取RTL级集成电路时序信息
- 2003年
- 文章以Verilog硬件描述语言描述的电路为研究对象,给出RTL级集成电路的静态时序深度和动态时序深度概念。从静态、动态两方面出发度量语句的执行效果和程序运行的时序关系,并实现了信息的自动提取,从而为高层次测试生成、设计验证提供了方便。
- 高燕沈理
- 关键词：硬件描述语言可测试性设计
- 寄存器传输级测试用例生成算法被引量：2
- 2005年
- 基于控制流图数据流图层次模型,以分支覆盖、位功能覆盖以及语句可观测覆盖为目标,给出一个高层测试用例生成算法,并最终实现一种可行的RTL级测试生成算法.实验结果表明,在较少的测试生成时间下,该法可生成相对短的测试序列,得到与其他方法相当或略差的测试效果.此外,该算法因采用了测试用例技术而具良好的灵活性.
- 高燕沈理
- 关键词：集成电路自动测试生成寄存器传输级测试用例
- 基于Petri网的嵌入式系统建模被引量：9
- 2002年
- 基于对传统Petri网结构的修改,文章提出了一种新的模型方式,并具体给出相应的结构定义,图形表示和行为规则。该方法实现了控制信息和数据信息的统一化表示,从而易于表示系统中的循环和条件操作。最后就嵌入式系统的描述举例说明。
- 高燕沈理
- 关键词：PETRI网嵌入式系统控制信息数据信息
- HDL级集成电路测试用例生成
- 随着集成电路复杂性的增加,传输行为级上的芯片测试越来越得到人们的关注.借助于软件测试技术,本文给出了一种求测试用例(即一组含有局部确定位的测试序列)的方法.此方法在程序流程图基础上实现了完全分支覆盖.
- 高燕沈理
- 关键词：测试用例
- 文献传递
- 软件测试方法在高级测试中的一例应用
- 本文从硬件描述语言(Hardware Description Language,HDL)和软件程序语言的相似性出发,给出一个寄存器传输级测试生成方法.首先为Verilog描述的电路建立对应的内部层次模型;其次运用分支覆盖...
- 高燕沈理
- 关键词：硬件描述语言寄存器传输级VERILOG软件测试
- 文献传递
