杨正琳
- 作品数：16 被引量：30H指数：3
- 供职机构：重庆邮电大学光电工程学院更多>>
- 发文基金：国家自然科学基金重庆市教委科研基金更多>>
- 相关领域：电子电信自动化与计算机技术更多>>
- 基于RNS算法的高阶FIR滤波器设计被引量：1
- 2017年
- 以{2~n-1,2~n,2~n+1,2^(n-1)-1,2^(n+1)-1}为余数基,在余数系统(RNS)的基础上设计了一种128抽头有限脉冲响应(FIR)滤波器。针对大位宽输入,利用基于华莱士(Wallace)树结构的纯组合逻辑电路,实现了二进制到余数的转换。相较于一般抽头中乘法器级联加法器的结构,设计的乘累加(MAC)单元将加法运算合并到部分积求和中,减少了一级模加法器,使得电路延时进一步减少。此外,通过对进位保留加法器(CSA)的中间结果取模,避免了加法运算引起的位宽增加,从而降低了整个运算的复杂度。电路在FPGA上设计实现。实验结果表明,该滤波器的延时为3.55ns,功耗为2 585mW,消耗的硬件资源明显降低。
- 王巍李双巧徐媛媛杨正琳袁军王冠宇何雍春
- 关键词：FIR滤波器余数系统
- 应用于流水线ADC的LMS自适应校准算法与FPGA实现
- 2018年
- 研究了应用于流水线模数转换器(ADC)的LMS自适应数字校准算法及其FPGA实现。该校准算法可用于校准大多数已知的误差,包括非线性运算放大器的有限增益、电容失配,以及比较器的失调等。通过Simulink软件,对一个12位160MS/s的流水线ADC进行建模。采用LMS自适应校准算法对该流水线ADC进行校准,并将算法在Virtex-5上实现了硬件设计。实验结果表明,输入信号频率为58.63MHz时,流水线ADC的无杂散动态范围(SFDR)和有效位(ENOB)分别由校准前的46.31dB和7.32位提高到校准后的82.03dB和11.12位。
- 王巍杨皓徐媛媛何雍春黄孟佳杨正琳袁军王冠宇杨峰
- 关键词：流水线模数转换器LMS自适应算法
- 卷积神经网络(CNN)算法的FPGA并行结构设计被引量：12
- 2019年
- 本文进行了CNN算法的FPGA并行结构设计.该设计首先利用CNN的并行计算特征以及循环变换方法,实现了可高效进行并行流水线的卷积计算电路,然后利用能够减少存储器访存时间的双缓存技术,在输入输出部分实现了缓存阵列,用于提高电路的计算性能(GOPS,每秒十亿次运算数).同时本文还对激活函数进行了优化设计,利用查找表和多项式结合的分段拟合方法设计了激活函数(sigmoid)的硬件电路,以保证近似的激活函数的硬件电路不会使精度下降.实验结果表明:输入时钟为150 MHz时,整体电路在计算性能上由15.87 GOPS提高到了20.62 GOPS,并在MNIST数据集上的识别率达到了98.81%.
- 王巍周凯利王伊昌王广杨正琳袁军
- 关键词：卷积神经网络流水线
- 一种采用PV补偿的输出缓冲器设计
- 2020年
- 提出了一种采用工艺、电压(PV)补偿的输出缓冲器,以减小PV变化对输出信号压摆率的影响。采用非门与四个相同类型MOS管连接,实现全工艺角的探测。PV探测电路的输出电压与对应的偏置电压比较后得到补偿逻辑组合。在电压探测电路中,采用带隙基准电路产生偏置电压,以避免误码补偿。该输出缓冲器采用SMIC 90 nm CMOS工艺进行设计,版图面积为0.018 mm2。仿真结果表明,在全工艺角、20 pF负载的条件下,最高传输频率为650 MHz/500 MHz。相比于电路补偿前,VDDIO为1.2 V时,输出信号上升、下降压摆率差值分别减小了30.1%、31.8%;VDDIO为2.5 V时,输出信号上升、下降压摆率差值分别减小了27.6%、29.3%。
- 王巍赵元遥唐晓斌赵汝法袁军杨正琳
- 一种基于FPGA进位链的时间数字转换器被引量：7
- 2016年
- 提出了一种基于Xilinx Virtex-5FPGA的时间数字转换器。利用Virtex-5中专用进位链CARRY4构造的延迟链,对时钟周期进行内插以得到更高精度的测量。此外,运用布局布线约束来减少延迟链的不一致性,降低了微分非线性（DNL）以及积分非线性（INL）。仿真结果表明,最低有效位（LSB）为52.22ps,精度（RMS）约为25ps,INL为0~0.9LSB,DNL为-0.03~0.1LSB。
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- 关键词：进位链布局布线可编程逻辑器件
- 5位高速低功耗Binary-Search模数转换器
- 2022年
- 基于65 nm CMOS工艺,设计了一种高速低功耗二分搜索算法(Binary-Search)模数转换器(ADC)。与传统Binary-Search结构相比,该ADC的比较器采用两级动态前置放大器和一级动态闩锁器组合构成,减小了静态电流,得到极低的功耗;失调电压降低到不会引起判决误差,省去了外接的数字校准模块。因此,芯片面积减小,避免了校准模块拖慢比较器的工作速度。后仿结果表明,当采样频率为1 GHz时,该Binary-Search ADC的有效位达4.59 bit,功耗仅1.57 mW。
- 赵汝法熊德宇王巍张定冬张珊袁军杨正琳李俊峰
- 关键词：模数转换器
- 应用于4G的两级BiCMOS射频功率放大器设计被引量：1
- 2016年
- 设计一个基于SiGe BiCMOS工艺的共源共栅结构的两级功率放大器.第一级采用差分共源放大器,将输入匹配送来的信号进行预放大,同时抑制噪声.第二级主功放采用BiFET共源共栅结构,以提高线性度.基于JAZZ0.18μm SiGe BiCMOS工艺库,采用Cadence Spectre RF对功率放大器进行仿真.实验结果表明,在3.3V电源电压下,最高功率增益达到32dB,输出1dB压缩点处功率为29dBm,有较好地线性度,在2.3~2.7GHz频段内S11和S22均小于-10dB,匹配良好.最大功率附加效率为22.1%,可用于WIMAX无线通信的2.3~2.7GHz频段.
- 王巍蔡文琪莫啸胡凤王明耀杨正琳袁军
- 关键词：射频功率放大器SIGE
- 一种宽带高效包络跟踪放大器的设计
- 2016年
- 为了高效处理宽带非恒包络信号,利用宽带包络信号功率主要集中在低频部分的特性,结合线性放大器和开关类放大器的优势,设计了一个宽带包络跟踪放大器。该放大器由一个宽带线性级和一个受线性级控制的高效开关级组成。线性级采用折叠式共源共栅放大器结构,具有AB类输出级及输出级缓冲;开关级采用同步降压型DC-DC变换器结构,包含驱动电路及"防直通"模块。整个电路采用Jazz 0.18μm BiCMOS工艺进行设计仿真,结果表明,在3.3V电源电压下,线性级单位增益带宽约为50MHz,可驱动300mA电流,具有188V/μs的摆率,包络跟踪放大器可跟踪包络信号幅度和带宽的瞬时变化,改变开关导通比以及开关频率。
- 王巍莫啸蔡文琪胡凤王明耀王冠宇袁军杨正琳
- 基于FPGA的高精度多通道时间数字转换器设计被引量：6
- 2015年
- 采用Xilinx Virtex-5FPGA芯片,实现了一种高精度、多通道时间数字转换器的设计。每个通道配有一条抽头延迟线,每条延迟线由64个快速超前进位链(CARRY4)组成。布线后,延迟线成链状结构紧密排列,有效消除了布线路径带来的误差,降低了积分非线性和微分非线性误差。仿真结果表明,设计的时间数字转换器的最低有效位约为26.35ps,有效精度约为14ps,INL小于4.3LSB,DNL在-0.8LSB^2.4LSB范围内。
- 王巍董永孟李捷熊拼搏周浩杨正琳王冠宇袁军周玉涛
- 关键词：FPGA抽头延迟线
- 一种基于FPGA的时钟相移时间数字转换器被引量：3
- 2016年
- 提出了一种基于Xilinx Virtex-5FPGA的时钟相移采样(SCS)时间数字转换器(TDC)。利用Virtex5内部的时钟管理模块(CMT)产生16路固定相移的时钟信号,经过16路D触发器对输入信号同时进行采样量化。与传统的基于抽头延迟链结构相比,所用资源更少,性能更加稳定。仿真结果表明,该TDC的精度高于64ps,占用数字时钟管理(DCM)与锁相环(PLL)资源小于20%,积分非线性(INL)和微分非线性(DNL)都小于0.3LSB。
- 王巍李捷董永孟熊拼搏周浩袁军王冠宇杨正琳陈丹
- 关键词：FPGA
