物联网(Internet of Things,Io T)领域当前正面临着无法回避且持续存在的网络安全威胁以及设备资源受限的双重挑战.针对前述问题,本文在ASIC(application specific integrated circuit)平台上,利用时序复用与门控时钟技术,设计了一种高效的低面积ZUC算法硬件实现电路.此电路通过确保每个功能模块仅被实例化一次,实现了电路面积的极小化.在S盒的设计上,本文借鉴了塔域分解的思想,并提出了一种算法,用于在有限域F_(2^(n))到有限域F′_(2^(n))之间搜索同构映射矩阵.该算法旨在找到一种同构映射,当它与S盒运算的仿射矩阵及其他相关矩阵相乘后,能够以最少的异或逻辑门数实现映射.基于上述两点,本文所实现的S1-box在面积上与当前AES算法的Sbox相当.在线性变换部分,本文采用了最大距离可分(maximum distance separable,MDS)矩阵拆解的思想,使得整个线性层的实现仅需164个异或门.在加法链的设计上,本文采用了进位存储加法器、32比特加法器、单加数的31比特加法器与中间寄存器的组合.这一设计使得线性反馈移位寄存器层与有限状态自动机层能够共享同一条加法链,从而进一步优化了电路结构.在TSMC 90 nm工艺下综合验证,本文所提出的硬件实现方案在时钟频率为250 MHz时,吞吐率可达2 Gbps,同时面积开销仅为6.67 k GE.与当前主流方案相比,本设计在保持吞吐率不变的前提下,面积开销降低了44%.
