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潘永峰

作品数:3 被引量:1H指数:1
供职机构:西北工业大学计算机学院更多>>
发文基金:国家自然科学基金西安应用材料创新基金更多>>
相关领域:自动化与计算机技术电子电信更多>>

文献类型

  • 3篇中文期刊文章

领域

  • 2篇自动化与计算...
  • 1篇电子电信

主题

  • 1篇低功耗
  • 1篇低功耗策略
  • 1篇压缩器
  • 1篇体系结构
  • 1篇嵌入式
  • 1篇嵌入式处理器
  • 1篇功耗
  • 1篇浮点
  • 1篇VERILO...
  • 1篇FPGA验证
  • 1篇IP
  • 1篇乘法器
  • 1篇乘法器设计
  • 1篇处理器
  • 1篇CACHE

机构

  • 3篇西北工业大学

作者

  • 3篇潘永峰
  • 2篇王亮
  • 2篇张盛兵
  • 2篇谭永亮
  • 1篇王得利
  • 1篇姚涛
  • 1篇高德远

传媒

  • 1篇电子测量技术
  • 1篇微电子学与计...
  • 1篇计算机应用研...

年份

  • 3篇2008
3 条 记 录,以下是 1-3
排序方式:
基于对指令数据区分访问的混合cache低功耗策略被引量:1
2008年
在分析现有体系结构级低功耗cache设计方案的基础上,提出了一种混合cache低功耗设计策略,通过在常规混合cache结构上增加一标志域来区分cache某组中的指令和数据,限制了处理器每次访问的路数,从而达到低功耗的效果。详细阐明了该方法的原理和硬件实现,并将其应用到自主研发的龙腾C2微处理器上。实验结果表明,该方法不损耗cache性能,面积牺牲仅1.45%,总功耗降低了23.1%。
王亮张盛兵谭永亮潘永峰
关键词:低功耗体系结构
嵌入式处理器的浮点乘法器设计
2008年
利用阵列乘法器中的压缩部分积的思想,通过对传统的串行执行乘法器的改造,提出了一种带压缩器的串行执行浮点乘法器,分析了具有不同压缩模块结构的乘法器的性能.实验表明,该乘法器可以有效地提高传统的串行乘法器的性能,而面积要小于阵列乘法器.
姚涛高德远王得利潘永峰
关键词:浮点乘法器压缩器嵌入式处理器
8254的Verilog实现和FPGA验证
2008年
用verilog硬件描述语言实现了定时/计数器8254的RTL模型,该模型与标准8254功能时序完全相同,可作为一个IP核嵌入SOC系统。在此基础上,提出了一种FPGA单模块验证方法——ROM施加激励法,并在Altera Stratix EP1S80上予以实现,对上述8254IP核进行了全面的功能和时序验证。
王亮张盛兵谭永亮潘永峰
关键词:IPVERILOGFPGA验证
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