王书敏
- 作品数：5 被引量：1H指数：1
- 供职机构：南京航空航天大学更多>>
- 相关领域：自动化与计算机技术电子电信更多>>
- 一种基于改进部分积阵列的修正Booth编码乘法器
- 本发明提出了一种用于改进部分积阵列数目的修正Booth乘法器的电路结构。该电路结构针对修正Booth编码产生的部分积，将额外的一行纠错字与第一行和最后一行部分积相加运算，以最短的路径传递到最高位，消除了额外的一行纠错字，...
- 崔晓平董文雯王书敏张柳
- 文献传递
- 条件推测性十进制加法器的优化设计
- 2016年
- 随着商业计算和金融分析等高精度计算应用领域的高速发展,提供硬件支持十进制算术运算变得越来越重要,新的IEEE 754-2008浮点运算标准也添加了十进制算术运算规范。该文采用目前最佳的条件推测性算法设计十进制加法电路,给出了基于并行前缀/进位选择结构的条件推测性十进制加法器的设计过程,并通过并行前缀单元对十进制进位选择加法器进行优化设计。采用Verilog HDL对32 bit,64 bit和128 bit十进制加法器进行描述并在Model Sim平台上进行了仿真验证,在Nangate Open Cell 45nm标准工艺库下,通过Synopsys公司综合工具Design Compiler进行了综合。与现有的条件推测性十进制加法器相比较,综合结果显示该文所提出的十进制加法器可以提升12.3%的速度性能。
- 崔晓平王书敏刘伟强董文雯
- 基于并行前缀结构的十进制加法器设计被引量：1
- 2016年
- 针对硬件实现BCD码十进制加法需要处理无效码的问题,设计了一种基于并行前缀结构的十进制加法器。该十进制加法器依据预先加6,配合二进制加法求中间和,然后再减6修正的算法,并将减6修正步骤整合到重新设计的减6修正进位选择加法器中,充分利用并行前缀结构大幅提高了电路运算的并行度。采用Verilog HDL对加法器进行实现并利用Design Compiler进行综合,得到设计的32位,64位,128位的十进制加法器的延时分别为0.56 ns,0.61 ns,0.71 ns,面积分别为1 310μm2,2 681μm2,5 485μm2。
- 王书敏崔晓平
- 高性能并行十进制乘法器的研究与设计
- 随着商业计算和金融分析等高精度计算应用领域的高速发展，提供硬件支持十进制算术运算变得越来越重要，新的IEEE754-2008浮点运算标准也添加了十进制算术运算规范。采用硬件实现十进制算术运算正在成为趋势，硬件十进制乘法器...
- 王书敏
- 关键词：乘法器模块化设计并行计算
- 一种基于改进部分积阵列的修正Booth编码乘法器
- 本发明提出了一种用于改进部分积阵列数目的修正Booth乘法器的电路结构。该电路结构针对修正Booth编码产生的部分积，将额外的一行纠错字与第一行和最后一行部分积相加运算，以最短的路径传递到最高位，消除了额外的一行纠错字，...
- 崔晓平董文雯王书敏张柳
- 文献传递
