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陈玉虎

作品数:2 被引量:0H指数:0
供职机构:中国科学院微电子研究所更多>>
发文基金:国家高技术研究发展计划国家科技重大专项更多>>
相关领域:电子电信更多>>

文献类型

  • 2篇中文期刊文章

领域

  • 2篇电子电信

主题

  • 2篇阻抗
  • 2篇自校正
  • 1篇电路
  • 1篇电路设计
  • 1篇抖动
  • 1篇数模
  • 1篇数模混合
  • 1篇去加重
  • 1篇回波损耗
  • 1篇发送
  • 1篇发送器
  • 1篇高速串行
  • 1篇高速串行接口
  • 1篇摆幅

机构

  • 2篇中国科学院微...

作者

  • 2篇张锋
  • 2篇陈玉虎
  • 1篇赵建中
  • 1篇周玉梅
  • 1篇姚穆
  • 1篇李优

传媒

  • 1篇半导体技术
  • 1篇微电子学与计...

年份

  • 2篇2015
2 条 记 录,以下是 1-2
排序方式:
一款阻抗自校正5Gbit/s大摆幅电压模发送器
2015年
研究并设计了一款5 Gbit/s大摆幅电压模发送器,输出信号差分眼图高度可达1.2 V。工作在1.2 V电压下的输出驱动器由28个相同的子驱动器并联而成,且每个子驱动器都包含权重按照二进制关系递增的4个驱动单元,从而实现了去加重控制与阻抗校正相互独立。为了使输出驱动器的阻抗与传输线的特征阻抗匹配,提出了一种数模混合负反馈环路的阻抗自校正电路,对上拉和下拉部分电阻分别进行校正,实现了5%的校正精度和±40%的校正范围,且回波损耗(S11)在10 GHz时小于-15 d B。设计采用55 nm CMOS工艺流片,面积为320μm×255μm。数据率为5 Gbit/s时,功耗为51.81 m W,总的输出抖动为4.3 ps。
陈玉虎周玉梅张锋
关键词:去加重抖动
高速串行接口接收端阻抗校正电路设计
2015年
研究并设计了一款应用于高速串行接口接收端的阻抗自校正电路,用以降低因接收器输入端阻抗不匹配而造成的信号反射,提高信号完整性.阻抗自校正电路采用由比较器和阻抗校正单元组成的数模混合负反馈环路结构,其中阻抗校正单元由有限状态机和接收端电阻阵列的复制单元构成,且电阻阵列由46个相同的电阻单元和一个半权重电阻单元并联组成.仿真验证显示,阻抗自校正电路实现了3%的校正精度,±35%的校正范围,回波损耗(S11)在12.5GHz时小于-15dB.该电路在55nm CMOS工艺设计,面积为218μm×133μm,功耗为7.43mW.
虞鑫栋姚穆陈玉虎李优赵建中张锋
关键词:高速串行接口数模混合回波损耗
共1页<1>
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