谭宇
- 作品数：3 被引量：12H指数：2
- 供职机构：中国地质大学机械与电子信息学院更多>>
- 相关领域：电子电信更多>>
- JESD204B协议中自同步加解扰电路设计与实现被引量：5
- 2017年
- 作为JEDEC最新修订的AD/DA串行传输协议,JESD204B采用自同步扰码对数据链路层原始信号进行随机化转换,有效地避免了杂散频谱产生,减少了物理层误码概率。本文基于经典状态机结构对JESD204B协议中自同步加扰及解扰电路进行设计实现,文章阐述了协议中自同步扰码的原理细节,提出了一种加扰与解扰状态电路的设计方案,最终对该方案进行实现、仿真与综合。仿真与综合结果表明该方案充分兼容协议控制信号,功能完全符合协议要求,增强了加解扰电路的稳定性与容错性,同时提高了电路的处理效率,可应用于JESD204B高速串行接口电路设计中。
- 欧阳靖姚亚峰霍兴华谭宇
- 关键词：电路设计
- 基于FPGA主备倒换的电路设计与实现被引量：1
- 2014年
- 针对机架式OLT通信设备在运行时必须具备高可靠性,同时结合光接入网域中数据业务冗余备份的实际需求,提出一种基于FPGA逻辑控制的主备倒换电路的设计,实现主备设备的快速且无缝式倒换。通过FPGA读取和传递主备状态信息的编码替代传统主备CPU之间发送报文的通信模式,使得CPU在启动过程中的各个状态更加平稳、主备竞争机制更加完善。应用表明,该方法在提高倒换速度及稳定性方面效果明显。
- 谭宇姚亚峰陈登霍兴华
- 关键词：主备倒换逻辑控制
- JESD204B协议中发送端同步电路设计与实现被引量：7
- 2017年
- 作为JEDEC最新的AD/DA采样数据传输协议,JESD204B协议新增了对多通道串行传输的同步支持。为了确保多通道同步传输的准确性,发送端同步电路采用Verilog HDL设计并实现了协议规定的码群同步,初始通道对齐与的同步字节替换等功能。Modelsim仿真结果验证了发送端同步电路符合协议要求,Design Complier(0.18μm工艺库)综合结果表明电路在数据传输阶段的处理频率达到255.03 MHz,可应用于JESD204B高速串行接口电路设计中。
- 欧阳靖姚亚峰霍兴华谭宇
- 关键词：电路设计VERILOG
