孙大成
- 作品数：8 被引量：5H指数：2
- 供职机构：中国电子科技集团公司第三十八研究所更多>>
- 相关领域：电子电信自动化与计算机技术更多>>
- 一种基于门控技术的处理器时钟树架构及构建方法
- 一种基于门控技术的处理器时钟树架构，所述时钟树架构包括局部时钟树、全局时钟网格和顶层链；所述局部时钟树包括根据处理器的每一个运算宏的具体分布位置配置的与运算宏相对应的门控时钟节点，以及用于控制所述门控时钟节点的相应门控时...
- 张杰金林王秋实赵斌孟少鹏孙大成刘小明
- 文献传递
- 基于片上PLL时钟的at-speed测试设计
- 2009年
- 深亚微米制造工艺的广泛采用及越来越高的芯片工作频率,使得具有时序相关的芯片缺陷数量不断增加,at-speed测试成为对高性能电路进行测试的必要技术。文章首先介绍了at-speed测试的故障模型,以及具体测试方法,然后详细介绍了采用PLL时钟作为at-speed测试时钟时,一款芯片的at-speed测试实现方案,最后采用Fastscan及TestKompress对整个设计进行了测试向量自动生成及向量压缩。实验结果表明此方案可行,采用TestKompress进行设计更符合目前的设计需求。
- 孙大成
- 关键词：可测性设计
- 一款百万门级SOC芯片的可测性设计被引量：1
- 2012年
- 本文介绍了一款基于65nm工艺的数字处理芯片的可测性设计,采用了边界扫描测试,存储器内建自测试和内部扫描测试技术。这些测试技术的使用为该芯片提供了方便可靠的测试方案,实验结果表明该设计的测试覆盖率符合工程应用要求。
- 孙大成张杰
- 关键词：可测性设计边界扫描测试内建自测试扫描测试
- 门控时钟技术在RTL功耗优化上的应用被引量：2
- 2013年
- 本文简单介绍了门控时钟技术应用于RTL级功耗优化的原理。针对具体的RTL实例,利用门控时钟技术实现了RTL的功耗优化。实验结果表明:在采用门控时钟技术后,设计的功耗得到了显著降低,而代价则是增加很小的芯片面积。
- 孙大成赵斌
- 关键词：门控时钟功耗优化
- 65nm工艺下百万门级芯片的物理设计被引量：2
- 2012年
- 随着集成电路工艺的发展,集成电路后端物理设计变得越来越复杂,遇到了很多新的挑战。本文介绍了一款65nm工艺百万门级芯片的物理设计过程,论述了在布局规划、电源网络规划、时钟树设计、信号完整性、可制造性设计等方面的解决方案,提出了设计方法学上的改进,提高了后端物理设计效率和芯片的良率。
- 张杰孙大成
- 关键词：布局规划物理设计信号完整性
- 异构多核DSP芯片的可测性设计
- 2023年
- 本文介绍了一款异构多核DSP芯片的可测性设计实现,包含存储器内建自测试、存储器修复、扫描链设计、测试压缩和全速扫描测试。文章首先对芯片架构和可测性设计难点进行了介绍,并制定了全芯片可测性设计的策略,随后介绍了具体的实现,最后给出了覆盖率结果。实验结果表明该设计的测试覆盖率符合工程应用要求。
- 孙大成
- 关键词：可测性设计存储器内建自测试
- 层次化设计方法在存储器内建自测试上的应用
- 2023年
- 本文简单介绍存储器内建自测试设计技术原理,针对具体的RTL实例,对自顶向下设计方法和层次化设计方法进行了比较。实例结果表明:层次化的设计方法在大型芯片的存储器内建自测试设计中,可以加速设计,减少设计迭代时间,大幅提高工作效率。
- 孙大成
- 关键词：层次化设计存储器内建自测试
- 一种高效测试压缩技术的实例分析被引量：1
- 2023年
- 本文首先介绍了向量测试压缩技术的原理,随后针对具体的设计实例,引入Design Compiler^([1])工具设计实现了两种不同的测试压缩方案,最后利用TetraMAX^([2])工具进行了覆盖率分析比较。实例结果表明:超压缩方案相对于自适应压缩方案,可以获得更高的测试覆盖率,且需要的测试向量规模更小。
- 孙大成
- 关键词：可测性设计
